vcsmx编译vhdl文件的filelist

anpengfei

用vcsmx编译vhdl文件，filelist该怎么写呢？之前用nc仿真可以-makelib，现在用vcsmx怎么能写？因为现在的代码是有模块用到lib中其他模块：library XXX; use XXX.ZZZ.all
我的filelist只有文件路径，所以报错：
请教下大佬们，我的filelist该怎么加lib，还有vhdlan的参数需要注意什么？

anpengfei

ε=(´ο｀*)))唉。。。只能改用nc了……

saipolo

假如你的VHDL文件叫eetop.vhdl，entity也叫eetop，那么你需要配置synopsys_sim.setup文件，例如将synopsys_sim.setup内容配置为
WORK>DEFAULT
DEFAULT: ./work
ee_top_lib: ./ee_top_lib
然后编译VHDL到库中：
mkdir -p ee_top_lib
vhdlan -work ./ee_top_lib eetop.vhdl
最后竟vdhl编译出的逻辑库与其他verilog库进行联合编译：
vcs -debug_acc+your_options eetop +vhdllib+ee_top_lib
就可以得到simv可执行文件

anpengfei

   

saipolo 发表于 2020-8-28 19:45
假如你的VHDL文件叫eetop.vhdl，entity也叫eetop，那么你需要配置synopsys_sim.setup文件，例如将synopsys_ ...

大佬，我按照你说的方法在我仿真脚本层即sim/层是可以的，但是我的脚本是进入sim/output/case/层运行vhdlan -f file.lst -work $LIB_DIR的，$LIB_DIR我脚本里设置绝对路径和相对路径指到我的lib都报错：Missing library mapping，说没指到physical directory，代码如下：
synopsys_sim.setup:

仿真脚本里(bash):

这是相对路径，我把setup和脚本文件里的lib都换成绝对路径也不行请问这是是为什么呢？是不是跟我在哪层运行vhdlan有关？如果按照你上面那种把lib都设置成sim/层，在sim/层运行vhdlan就可以，现在我是进入了sim/output/tx_case0这一层运行的vhdlan，大佬求指教

anpengfei

   

saipolo 发表于 2020-8-28 19:45
假如你的VHDL文件叫eetop.vhdl，entity也叫eetop，那么你需要配置synopsys_sim.setup文件，例如将synopsys_ ...

大佬我晓得了，刚试了下，把setup文件放在运行vhdlan的目录下就可以了……之前一直以为是路径什么的问题……

ytcx94

学习一下，很好的问题

simpleplan

学习了

2296811808

vhdl 信号出来怎么全是大写的显示啊 有办法更改吗？

anpengfei

   

2296811808 发表于 2024-8-3 12:19
vhdl 信号出来怎么全是大写的显示啊 有办法更改吗？

没弄过，大写的也能看哈哈