ADC 静态性能仿真出现这个问题，求问大家与文献里的差别很大可能是什么原因

jh1192239177 · 发表于 2020-8-26 11:42:26

选用的是SAR ADC架构，上极板采样，单调电容时序，动态比较器。

ericking0 · 发表于 2020-8-27 09:13:51

看起来像是MSB电容mismatch导致missing code？
前仿？后仿？
如果前仿无MC的话，估摸着和单调开关的架构有关系了，就要看架构了

jh1192239177 · 发表于 2020-8-27 09:21:52

自己顶一下！

castrader · 发表于 2020-8-28 11:11:47

也有可能斜坡输入电压设定的采样点与采样的时刻并不完全一致，第一个周期稍小一点而第二个周期就恢复正常了。

jh1192239177 · 发表于 2020-8-28 13:24:19

castrader 发表于 2020-8-28 11:11
也有可能斜坡输入电压设定的采样点与采样的时刻并不完全一致，第一个周期稍小一点而第二个周期就恢复正常了 ...

我的一个采样加转换周期是120ns，一个LSB 10仿10个点，仿0-1.8V,是10240*120ns;查看仿真结果感觉是DAC的建立时间不够，我把SW的W/L整体增大了一倍，就没有了。（目前是前仿）。

jh1192239177 · 发表于 2020-8-28 13:25:27

ericking0 发表于 2020-8-27 09:13
看起来像是MSB电容mismatch导致missing code？
前仿？后仿？
如果前仿无MC的话，估摸着和单调开关的架构有 ...

前仿，无MC，初步判断是DAC建立时间的原因。

jh1192239177 · 发表于 2020-8-28 15:08:18

jh1192239177 · 发表于 2020-8-28 15:10:08

输入差分信号是-0.9~0.9，单调电容时序，在0V这个位置是其他两倍周期，请问大佬怎么解决啊

FZ89867512 · 发表于 2020-8-28 20:34:20

采样时钟上升下降时间给多少？？？

jh1192239177 · 发表于 2020-8-28 22:34:21

FZ89867512 发表于 2020-8-28 20:34
采样时钟上升下降时间给多少？？？

求大佬指教，CLKs是1ps，输出DAC代码里是100ps.

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