仿真uvm环境时，verdi加载fsdb波形，在verdi的complie一栏显示有error

杨义 · 发表于 2020-8-23 18:56:09

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因为工作需要，摸索着在自己电脑的虚拟机里搭了个uvm的环境，兜兜转转折腾了2个多星期，大概把环境搭起来了，代码直接使用的uvm实战的代码。现在存在2个问题： 1、为什么使用verdi加载fsdb波形，在verdi的complie一栏显示这么多error,如图1所示。但是在生成波形的时候，vcs也没报错啊，看图2、图3终端显示的信息，UVM_INFO这些打印信息也有，说明UVM库这些加载进去了，这点让我搞不懂为啥verdi会报error，还有就是verdi的波形里，如图4所示，比如dut 的txd、rxd这些信号全是高阻，说明哪还是出了问题，大家有遇到这个情况吗？能否告知下怎么解决，万分感谢！ 2、uvm里有很多的类，有时候想查看类里变量的波形，但是发现verdi里似乎无法查看类里信号的波形，我就想知道，uvm里全靠看打印信息来判断结果吗？既然很多信号的波形无法查看，那岂不是根本不需要verdi, 直接查看vcs的log文件即可？

杨义 · 发表于 2020-8-23 22:16:05

本帖最后由杨义于 2020-8-23 22:20 编辑

第一个问题解决了，原因出在我makefile里的verdi命令没加-sverilog命令，其次没有把uvm.sv 或者是uvm_pkg.sv加进去，导致一些uvm的文件没包含进去，所以最开始就报import的错误，唉，不太会system verilog这些东西，搭环境太折腾了，希望有人能帮我解答第二个问题答案！

年轻的韭菜 · 发表于 2020-8-24 15:52:34

class里的都是动态变量，和module里的不一样，所以没有波形这一说。Verdi提供了UVM debug mode,可以单步调试协助debug，或者显示transation的波形。 https://blog.csdn.net/Holden_Liu/article/details/106909625