请教背靠背二极管是否必须有？

viag · 发表于 2020-8-16 21:18:47

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芯片有VDDA/VDDD 2个电源
VSSA/VSSD 2个地。

分别为模拟域的电源地及数字域的电源地。

请问VSSA/VSSD之间是否必须加背靠背二极管
能否不加。

在封装之后，VSSA/VSSD是bonding到同一个PIN 的。

不知道在运输直到封装过程中会不会ESD损坏？

谢谢

fengluan83 · 发表于 2020-8-19 21:46:40

如果是bonding到同一个pin上，可以不加的

viag · 发表于 2020-8-20 22:10:42

fengluan83 发表于 2020-8-19 21:46
如果是bonding到同一个pin上，可以不加的

在wafer运输，切割以及封装过程中会不会损坏
现在芯片测试，感觉像是数模接口等内部损坏了

qwertyu6140 · 发表于 2020-8-21 09:15:56

如果是I/O接口处坏了，ESD打坏的可能性很大

viag · 发表于 2020-8-21 19:51:56

qwertyu6140 发表于 2020-8-21 09:15
如果是I/O接口处坏了，ESD打坏的可能性很大

芯片IO 没有坏，怀疑是芯片内部数模接口坏了。

但是如果坏了，不清楚是哪个环节的问题。
运输过程中？
切挑？
没有做cpft
然后直接bonding

然后焊接测试

另外是ESD的话也不可能每颗芯片都坏了吧，现在基本么有好的，都坏掉了

df542342 · 发表于 2020-8-25 14:48:43

有打过ESD吗？如果是ESD损坏，一般表现为芯片引脚漏电变大；
而且ESD损坏一般不会全部损坏。

你可以试试不焊接，直接用socket测试，排查焊接时损坏；
如果在socekt中也是坏的，是否芯片本身设计有问题；

另外，你芯片损坏是什么现象？

littlej · 发表于 2020-9-15 08:59:01

听起来有点像CDM fail, 这种fail通常发生在不同power domain直接的interface。
另外，即使在bonding时，不同domain vss bond在一起，在chip里面最好也要加back-to-back ESD diode。在wafer，assembly生产过程中，也会产生类似CDM的damage。
针对你的case, 建议先测一下CP, 或者直接probing wafer, 确定Wafer出来是好的。

qwertyu6140 · 发表于 2020-9-15 16:32:16

台基电CDM测试已经开始进行 WAFER级别的CDM测试了，后面应该会有很多公司跟进，国内现在对这方面测试越来越重视了，

viag · 发表于 2020-10-6 23:59:44

后面发现是电路设计问题引起。但是对于ESD来说，还是要加上背靠背二极管。不过，以前有两款芯片未加，出货几千万颗，使用中也没发现什么问题。

mars0904 · 发表于 2020-10-14 13:32:24

不加B2B实际上是可行的。有完整的泄放通路。
只是没有封装之前存在理论上的CDM failed可能

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