一个关于CMOS晶体管的问题

liutao4343

zwtang 发表于 2020-8-15 15:53
没有进一步的结论和想法吗？你比较的目的就只是找到原因吗？
这种现象，对于模拟电路设计有哪些指导意义 ...

1. 问题描述：

情况是这样的，我们组拿到一个新的TSMC的CMOS工艺，发现当CMOS管总finger数量M*NF不变的情况下，改变并联数M和每个管子finger数NF会导致总的Id有变化。这种情况可能会导致模拟电路出现严重问题，因为LVS不会区分一个晶体管的M和NF分别是多少，只会识别这个晶体管的总finger数NF*M，所以就不能保证晶体管总的电流Id是和仿真一致的。

2. 寻找原因：
然后我想找出原因，并且可能的话，去解决或者规避这个问题。

可能的原因想到了这些：pdk没有安装正确，软件仿真有问题、晶体管本身的物理属性就是这样。

所以我就用了GF的CMOS工艺、不同的cadence和MMSIM版本去做类似的仿真，结果出现类似的现象，即保持CMOS管总finger数M*NF不变，改变M和NF，结果Id会变化。所以排除了前面两个原因，可能就是晶体管本身的属性导致。

然后我控制变量去寻找现象的规律：
当固定NF，改变M时，发现晶体管的Vth、Vgs、Vgs-Vth、Vds、Id/finger都是完全不变的；
当固定M，逐渐增加NF，发现晶体管的Vth减小、Vgs减小、Vgs-Vth增大、Vds减小、Id/finger增大，并且随着NF增加，这些变化会趋于平稳。
也就是说，Id/finger是NF变化导致的，跟M没关系。

当NF>1时，每个finger的layout是不同，所以每个finger表现出不同的物理属性，导致整个晶体管里finger的平均物理属性不同，是可以理解的。而这些物理属性有很多种，比如6楼老哥说非理想的加工会导致不同finger的物理属性不同：

涉及到工艺相关的问题，由于掺杂（RDF）和版图位置效应（LPE)以及CMP等因素的不确定性，周遭物理形成环境会造成器件性能涨落，比如多finger的器件每个晶体管的阈值电压也会有所不同。其次M数和Finger数是两种版图结构，版图周长也会带来器件性能的影响。

其实假设加工是理想的，我觉得finger与衬底的相对位置也可能会导致这种问题。当NF很小的时候，沟道是靠近衬底的接地端（假设是nfet）；当NF比较大的时候，只有晶体管两端finger的沟道靠近衬底接地端，而中间沟道远离衬底接地端（相当于衬底floating，阈值电压会降低，finger的Id变大）。所以衬底偏置效应肯定会导致这些finger的差异性，应该是其中一个原因。

总的来说原因肯定是由于NF增加使finger layout不一致导致的，具体原因肯定是多方面的，其中主导的原因还没找到。

3. 措施
还没想。

zwtang

liutao4343 发表于 2020-8-15 18:15
1. 问题描述：

情况是这样的，我们组拿到一个新的TSMC的CMOS工艺，发现当CMOS管总finger数量M*NF不变的 ...

写得很好！
有解决方案，你继续思考吧。提示一下，可以从版图Dummy角度来考虑。



zwtang
2020/8/15

Chinix

poly到有源区边界的距离是对Vth影响比较大的一个版图参数（有些工艺把这个参数叫SA和SB），NF不同时候每根poly这个数均不一致，可能是导致你这个问题的主要原因。
另外，对于28nm之前的工艺，大家之前关注的比较多的还只是SCE （short channel effect），L不同对MOS管基础特性会有影响。但是从28nm开始，LDE （layout dependent effect）成为影响MOS特性的很重要一部分，即使完全相同尺寸的两个管子，也会因为环境不同对电路特性产生很大的影响，由此导致产品良率大幅降低的案例也是有很多的。LDE包括WPE、MBE、PLE等很多，工艺的release note里会有比较详细的介绍，网上也有不少公开资料。

liutao4343

zwtang 发表于 2020-8-15 19:44
写得很好！
有解决方案，你继续思考吧。提示一下，可以从版图Dummy角度来考虑。

嗯，多谢提示。我把手头的事情干完后再想想。

tcxgehao

liutao4343 发表于 2020-8-15 18:15
1. 问题描述：

情况是这样的，我们组拿到一个新的TSMC的CMOS工艺，发现当CMOS管总finger数量M*NF不变的 ...

实际上工艺中是对这些特征进行严格建模的，楼主说的衬底偏置效应实际上没有那么大，由于反型层的存在流经衬底的电流非常小，因此IR损失可以不用考虑（毕竟在电路设计的时候不可能大面积接bulk电位，而且前仿不会带入器件寄生，testkey是一样设计的）。造成阈值电压漂移的原因主要还是来自工艺上的变动和边缘效应（fringe效应），在先进工艺（22nm以下）有专门并且是强制的dummy poly来控制边缘MOS的性能浮动。误差主要会有OPC、RDF，尤其是LPE不被很多人了解，比如Well结构的光刻胶形成阶段由墙壁效应造成注入粒子的弹射现象，总之在设计的时候应当要注意finger造成的阈值电压浮动。只是仿真的时候看着是一个多finger的MOS，实际上是不同性能MOS的并联叠加，边缘效应在多finger的情况下也会被弱化。

liutao4343

tcxgehao 发表于 2020-8-26 14:46
实际上工艺中是对这些特征进行严格建模的，楼主说的衬底偏置效应实际上没有那么大，由于反型层的存在流经 ...

多谢专家指教！

i0977454522

thank

千年白菜精

MARK

liutao4343

千年白菜精 发表于 2024-1-19 17:35
MARK

不用mark了，即使不考虑metal的影响，一个管子中间的finger和两侧的finger的性能本来就不一样，模型考虑了这个效应而已