求问Virtex5使用DDR2内存条，ise版本是14.7，mig版本是3.6.

ustszl

图二中wr_en即rd_data_valid信号,求教这个Read Latency正常吗?为什么手册里八个数据是连着的,我这个读取的时候八个数据被分成四个数据中间隔一个时钟?有时还会出现图三这种,数据和下一次读取的数据一起出来?求问这种情况正常吗?


DDR2参数设置如下:
generic(
     BANK_WIDTH               : integer := 3;   
                              -- # of memory bank addr bits.
     CKE_WIDTH                : integer := 1;   
                              -- # of memory clock enable outputs.
     CLK_WIDTH                : integer := 2;   
                              -- # of clock outputs.
     COL_WIDTH                : integer := 10;   
                              -- # of memory column bits.
     CS_NUM                   : integer := 1;   
                              -- # of separate memory chip selects.
     CS_WIDTH                 : integer := 1;   
                              -- # of total memory chip selects.
     CS_BITS                  : integer := 0;   
                              -- set to log2(CS_NUM) (rounded up).
     DM_WIDTH                 : integer := 8;   
                              -- # of data mask bits.
     DQ_WIDTH                 : integer := 64;   
                              -- # of data width.
     DQ_PER_DQS               : integer := 8;   
                              -- # of DQ data bits per strobe.
     DQS_WIDTH                : integer := 8;   
                              -- # of DQS strobes.
     DQ_BITS                  : integer := 6;   
                              -- set to log2(DQS_WIDTH*DQ_PER_DQS).
     DQS_BITS                 : integer := 3;   
                              -- set to log2(DQS_WIDTH).
     ODT_WIDTH                : integer := 1;   
                              -- # of memory on-die term enables.
     ROW_WIDTH                : integer := 14;   
                              -- # of memory row and # of addr bits.
     ADDITIVE_LAT             : integer := 0;   
                              -- additive write latency.
     BURST_LEN                : integer := 4;   
                              -- burst length (in double words).
     BURST_TYPE               : integer := 0;   
                              -- burst type (=0 seq; =1 interleaved).
     CAS_LAT                  : integer := 5;   
                              -- CAS latency.
     ECC_ENABLE               : integer := 0;   
                              -- enable ECC (=1 enable).
     APPDATA_WIDTH            : integer := 128;   
                              -- # of usr read/write data bus bits.
     MULTI_BANK_EN            : integer := 1;   
                              -- Keeps multiple banks open. (= 1 enable).
     TWO_T_TIME_EN            : integer := 1;   
                              -- 2t timing for unbuffered dimms.
     ODT_TYPE                 : integer := 1;   
                              -- ODT (=0(none),=1(75),=2(150),=3(50)).
     REDUCE_DRV               : integer := 0;   
                              -- reduced strength mem I/O (=1 yes).
     REG_ENABLE               : integer := 0;   
                              -- registered addr/ctrl (=1 yes).
     TREFI_NS                 : integer := 7800;   
                              -- auto refresh interval (ns).
     TRAS                     : integer := 40000;   
                              -- active->precharge delay.
     TRCD                     : integer := 15000;   
                              -- active->read/write delay.
     TRFC                     : integer := 127500;   
                              -- refresh->refresh, refresh->active delay.
     TRP                      : integer := 15000;   
                              -- precharge->command delay.
     TRTP                     : integer := 7500;   
                              -- read->precharge delay.
     TWR                      : integer := 15000;   
                              -- used to determine write->precharge.
     TWTR                     : integer := 7500;   
                              -- write->read delay.
     HIGH_PERFORMANCE_MODE    : boolean := TRUE;   
                              -- # = TRUE, the IODELAY performance mode is set
                              -- to high.
                              -- # = FALSE, the IODELAY performance mode is set
                              -- to low.
     SIM_ONLY                 : integer := 0;   
                              -- = 1 to skip SDRAM power up delay.
     DEBUG_EN                 : integer := 0;   
                              -- Enable debug signals/controls.
                              -- When this parameter is changed from 0 to 1,
                              -- make sure to uncomment the coregen commands
                              -- in ise_flow.bat or create_ise.bat files in
                              -- par folder.
     CLK_PERIOD               : integer := 4000;   
                              -- Core/Memory clock period (in ps).
     RST_ACT_LOW              : integer := 1     
                              -- =1 for active low reset, =0 for active high.
);