pr出的版图跑不过lvs

柏林大大 · 发表于 2020-8-7 13:58:42

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如题。数字pr出来的版图，跑lvs时出现vdd断路，lvs断路。具体应该怎么修改。电路网表没有错。版图提出来的网表该接到vdd的线没接到vdd导致错误。该如何解决，谢谢各位大佬。

柏林大大 · 发表于 2020-8-7 14:01:21

追问一个问题。为什么cdl导入成原理图中后，各个symbol的vdd和vss都没有定义。其他接线都没问题。vdd和vss都悬空了。

tuohong · 发表于 2020-8-7 14:28:08

感觉是你pr出的verilog没加power/ground.

youzideyou · 发表于 2020-9-26 23:50:08

咋感觉用的是ICC2？弄个脚本对schematic处理下就可以了啊

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