PnR网表后仿中Hierarchy_Port逻辑不一样

关森陌 · 发表于 2020-7-24 16:56:54

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各位大佬：

大家好！

请教大家一个问题，现在手里的PnR网表后仿中，最终结果虽然是正确的，但是却发现有些底层模块的Port端口逻辑确实反的。formal对比通过，逻辑是等价的。和后端沟通了一下，他们说底层的Hierarchy模块的Port有可能会在PnR等原因调整时序得时候，因为插入了INV所以导致观测的逻辑反相。

但是很难理解的是，为什么在synthesize和DFT后的netlist，Hierarchy Port却没有变化呢？如果说这些Hierarchy Port也无法作为有效的观测点的话，TestBench的观测点又该设置在哪里？

asic_service · 发表于 2020-7-25 10:05:48

DC/P&R tool对IO/DFF function取反是经常的操作。每个工具都用option禁止这类操作，但是可能timing/area差点点。所以LEC/sim工具能得到正确的结果。
至于观测点，最好的pattern是只观测block/chip的输入/输出。非要检测某些内部型号，在DC时可以设置set_dont_toch，然后这个SDC一直传递到P&R就搞定了。

推荐一个不错的数字IC/FPGA前段设计深度入门课（1/2节免费。话不多说，看疗效）：
https://ke.qq.com/course/package/24207

出尘入世 · 发表于 2020-7-26 13:16:53

2楼解释的好

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