版图密度填充小知识贴（请路过的各位大神留下神来之笔），大家一起共同进步

石头遇见雪

ZMOS 发表于 2020-7-21 09:59
比如VCO和ADC的开关电容部分这些模块怎么设置dummy block呢？

一般做法都是将整个VCO和CORE内部的高精度匹配电容围着CELL边界添加dummy block., 高频的就顺着主通路的边界路径添加 dummy block

ZMOS

石头遇见雪 发表于 2020-7-21 10:18
一般做法都是将整个VCO和CORE内部的高精度匹配电容围着CELL边界添加dummy block., 高频的就顺着主通路的 ...

那最终VCO内部是完全没有进行FEOL/BEOL的密度填充吗？这种DRC错误是要waive掉吗？还需要手动添加吗？

石头遇见雪

金属密度填充，是基于整个chip，在所有设计通过，后仿验证通过后，我们才会去做整个chip 的金属密度填充，
举例：如果整个VCO模块都添加了POLY dummy block。OD dummy blcok ,M1--MTOP dummy block ，那整个VCO就不会做任何的金属密度填充。chip 其余部分可能就填充更充分一点，只要满足30%就行了（不同工艺不一样）
DRC density 问题是基于whole chip 去解决，如果只是单纯CELL 里面DRC density 报错，我们会选择WAIVE .

石头遇见雪

如果要求更严格一点，DRC会去检查局部区域density
例如：500X500 这个区域的 density 不够，这种时候处理就比较灵活了

bing_bing

看情况把   有的项目 会只在加 过了density要求就行  有的必须再block level解决掉density  然后block  覆盖 excludedummy 层次  尤其是小工艺 射频之类的会更加注意

bing_bing

要求不恨严格的话  local density可以waive   whole chip desity过了就行 具体可以跟foundry沟通

ZMOS

石头遇见雪 发表于 2020-7-21 16:08
金属密度填充，是基于整个chip，在所有设计通过，后仿验证通过后，我们才会去做整个chip 的金属密度填充，
...

诸如28这样的小工艺对密度的要求比较高，从TOP层面看VCO模块：如果将整个VCO模块都覆盖OD、PO、M1~MTOP、VIAx等dummy_block，甚至于VCO接出去的高频信号线，最终DRC仍然会报告density不够，这怎么解决呢？是采取仅仅在关键区域覆盖dummy_block layer，然后根据仿真结果尽量缩小dummy_block区域来满足密度要求；还是说针对关键区域，可以覆盖一层标识层标识层表示该区域可以waive密度问题？

石头遇见雪

ZMOS 发表于 2020-7-22 16:28
诸如28这样的小工艺对密度的要求比较高，从TOP层面看VCO模块：如果将整个VCO模块都覆盖OD、PO、M1~MTOP、 ...

一般来说的话就两种解决办法：1.例如整个whole chip density DRC PASS，local density failed （局部density，相当于VCO整个模块），这个时候 DRC 报错的时候会有一个log 文档，看他现在报错的比例是多少。 比如DRC 要求是30%，局部只有28%，这个时候我们大概率会选择WAVIE，但是同时要跟FAB申明，我们自行承担风险。
                                             2.假设差别很大只有18%，那就只有跟前端一起看，在layout上去抠了，一般情况就是在PG NET 下面去抠。一般情况下是这样，如果还有其他方法，大家交流一下。

ZMOS

石头遇见雪 发表于 2020-7-23 10:13
一般来说的话就两种解决办法：1.例如整个whole chip density DRC PASS，local density failed （局部dens ...

这两种方法的处理可以解决大部分密度问题，但是对于大量使用MOM电容作为VCO开关电容的局部区域怎么处理呢？该区域的电容需要严格的匹配。

zhao!!!

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