组合逻辑毛刺的问题

mysoul

大家好，目前遇到一个问题，有一些关键的接口信号（比如说与SRAM的接口，MTP等存储器的接口等）是利用组合逻辑实现的，但是组合逻辑出现了毛刺，这种毛刺应该避免，每次芯片到了后仿阶段发现了毛刺，通过调整延时的方法去处理，还是有些费时费力，有没有一些先进的方法能够避免的？
问题描述：RTL中的代码逻辑，如assign A= B ？ C ： D（可能会嵌套几层）？
现象：前仿真由于是没有延时的，所以没有问题。综合之后，assign语句被映射成具体的器件，可能这句逻辑我认为是一个MUX逻辑，但是综合的结果可能并不是如此（因为有时候综合器会根据面积考量，选择面积更小的其他逻辑的器件），然后在后仿真阶段，就发现信号A有毛刺，这样应该如何从源头上避免？
解决措施：有没有一些建议的？
目前我看到的解决方法有，关键的接口信号是实例化cell的方式进行，或者有些地方能够用寄存器打拍的。但是如果这里没办法用寄存器打拍的方式进行，还有没有其他的方法？

asic_service

你得有STA(timing constraint)的概念, design clock能跑多少MHZ的概念，为什么只能跑这个MHZ，不能再高。
先看1/2节免费课：
https://ke.qq.com/course/1237525?taid=6356646088598037
https://ke.qq.com/course/379407?taid=3087394291436047
再看第10课：
https://ke.qq.com/course/390121



推荐一个不错的数字IC/FPGA前段设计深度入门课：
https://ke.qq.com/course/package/24207

mysoul

asic_service 发表于 2020-7-1 15:00
你得有STA(timing constraint)的概念, design clock能跑多少MHZ的概念，为什么只能跑这个MHZ，不能再高。
...

没明白你说的，如果是时序电路，STA是ok的。但是这个组合逻辑，你该如何解决

asic_service

mysoul 发表于 2020-7-7 09:23
没明白你说的，如果是时序电路，STA是ok的。但是这个组合逻辑，你该如何解决

...

难道你做的是存组合逻辑的芯片吗？
你这个组合逻辑的输入/输出不应该跟DFF产生关系吗？

如果是存组合逻辑，毛刺没法避免，STA只能分析出多少ns后，输出稳定。

mysoul

asic_service 发表于 2020-7-7 14:21
难道你做的是存组合逻辑的芯片吗？
你这个组合逻辑的输入/输出不应该跟DFF产生关系吗？

有寄存器很容易解决，这个算是应用于特定场景的，接口部分用了组合逻辑。

你这边卖课程的话，有没有DC综合和spyglass，以及ARM内核方面的？

asic_service

只有DC综合，第10/11课。

https://ke.qq.com/course/390121
https://ke.qq.com/course/395037

ll_ago

如果MTP接口用纯组合逻辑来实现，那的spec上面，也会有具体的时序要求，你只要确保worst_case 满足时序要求，应该是没有问题的，当然了最简单的方法，就是用DFF打一拍

alphaoxford

组合逻辑输出作为data还是clk/rst,  如果是data有毛刺又何妨？

mysoul

alphaoxford 发表于 2020-7-16 19:32
组合逻辑输出作为data还是clk/rst,  如果是data有毛刺又何妨？

接口控制信号吧，输入到IP中去的，由于IP给的是黑盒子，就不知道是怎么回事了，如果是内部有寄存器，我只需要把IP接口报的timing violation解决就ok了。一般不会直接用组合逻辑的输出去做clk or rst使用的