systemverilog约束中使用流操作符的问题

xiuxing056 · 发表于 2020-6-7 21:37:37

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rand bit [7:0] pdu[];rand bit [15:0] header;

rand bit [7:0] payload[];

constraint c_valid {
{<<byte {pdu} } == {<<byte {header, payload}};
}

为什么在constraint中使用流操作符会报错，除了一个byte一个byte约束外，有没有其它办法实现如上功能

A1985 · 发表于 2020-6-7 22:48:00

size constaint

xiuxing056 · 发表于 2020-6-7 23:01:37

A1985 发表于 2020-6-7 22:48
size constaint

具体一点该怎么写？我只是想让header和payload组成pdu，如果按照byte来约束是可以的，就是没这个简洁。约束中用流操作符为什么不行呢? 约束以外的其它地方这么写没有问题

dtyuzhou · 发表于 2020-6-8 23:07:31

没有使用在constraint中使用流操作，我的原则是constraint能简单就简单一点，这种情况可以考虑post_randomize啊，或者直接使用packer来搞定啊

xiuxing056 · 发表于 2020-6-8 23:46:26

dtyuzhou 发表于 2020-6-8 23:07
没有使用在constraint中使用流操作，我的原则是constraint能简单就简单一点，这种情况可以考虑post_randomi ...

谢谢，因为不太熟悉constraint的语法要求，以为这样写简洁些

xiuxing056 · 发表于 2020-6-8 23:55:26

dtyuzhou 发表于 2020-6-8 23:07
没有使用在constraint中使用流操作，我的原则是constraint能简单就简单一点，这种情况可以考虑post_randomi ...

你好，还问一下，就是像这种
class A extends base_packet;
...
rand bit [7:0] pdu[];
...
endclass

class B extends A;
rand [15:0] header;
rand [7:0] payload[];
...
endclass
如果想要{payload, header}等于pdu，你觉得怎么写最好?

[求助] systemverilog约束中使用流操作符的问题

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