Verilog-A 建模 环路不收敛，求助！

cadenceic616

本人 写了一个反馈环路 看频率响应，参考信号用的是实际偏置电路产生的一个参考电压，这个参考电压是由 一个自偏置电路产生的电流流过一个三极管产生的700mV电压，当我将这个三极管产生的700mV电压接入到 反馈环路中的参考引脚时 ，环路的DC点便不收敛了，环路中的某个节点便会产生几GV的电压或者几GA的电流，从而报错。但是将这个实际的偏置电压换成vdc这个理想电压源时（同样是700mV），环路就能正常工作。请问这个问题的原因大概出在哪里？

有关参考引脚“ref” 的描述如下

input ref；
electrical ref；
output out；
electrical out；

V(out)<+ V(ref);

这个子模块中 ref端口检测 了接入的电压并将 电压传到out 端口，并不对信号做处理，out端口后面接的是一个OTA运放model的正端。我尝试将参考电压直接接到OTA上，产生的现象跟上面描述的现象一致，用理想源就正常，用实际电压源就报错。请问这是什么原因？

amodaman

先尝试隔离出问题的点，你先把三极管产生的700mV电压直接接在一个单独的电容上面，比如10fF的电容，看看电容一端上的电压正常不正常。

cadenceic616

我用压控电压源增益为1进行尝试，将实际电压接入VCVS的输入端，然后看输出端的电压是正常的（输出端接了个1T的理想电阻进行观察，接理想电容不知为什么进行dc仿真时，电压结果显示不出来），但将这个输出端再接入到反馈回路中还是报错。