calibre2018 LVS schematic和lvs提取的MOS器件端口不对应

vlearner · 发表于 2020-6-5 18:27:25

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请教一个问题，用calibre 2018进行LVS的时候发现schematic提取的器件端口顺序和layout提取的器件端口顺序不对应，例如schematic的mos器件端口顺序为D G S P, layout的mos器件端口顺序却为G S D P，导致LVS的时候报net error。请教有什么方法可以消除这种错误？（已经在layout的calibre netlist extract中include file：empty_subckt.sp定义了器件端口文件，结果还是不能消除）

cuihaofeng · 发表于 2023-8-27 22:11:49

捞一下，同问

[求助] calibre2018 LVS schematic和lvs提取的MOS器件端口不对应

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