怎么去设计高压的ESD

zhouyunye195 · 发表于 2020-5-27 10:06:27

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在低压的ESD中用GCNMOS，走线、面积、power clamp等严格按ESD规则设计，通常就不会有太大的问题，但是高压ESD中，因为其几乎没有snapback,也就不存在GCNMOS的结构，那在这种情况下高压ESD要怎么去设计了？主要考虑哪些方面？欢迎大家相互讨论、学习下。谢谢！

andy2000a · 发表于 2020-5-27 12:55:15

本帖最后由 andy2000a 于 2020-5-27 13:03 编辑

很多研究BCD 高压ESD 做法啊 . power clamp 一般 r +cap (mos cap) + BCD mos . input 有些用高压diode or mos diode . 你规画好 esd 打 vdd+, vss - 等 esd path

zhouyunye195 · 发表于 2020-6-1 09:41:47

andy2000a 发表于 2020-5-27 12:55
很多研究BCD 高压ESD 做法啊 . power clamp 一般 r +cap (mos cap) + BCD mos . input 有些用高压diode ...

高压输入用diode比用hv nmos好吗？

andy2000a · 发表于 2020-6-2 10:18:03

Diode 比 mos 小, 但是不能画minsize , 要看电流 , 其实 esd 就是当你打 esd, 你要有路径去导通掉 esd电流(能量) , MM mode or HBM 时间大家都知道 , VCC 一般用 r-cap + invert 就 “某段时间” 打开mos 流掉, 但 R-C时间要选好 . 只是 VCC 端有些不能用 snapback那 , 因为会 clamp电压. 有些 powerIC 是不希望打 ESD 后 VCC会 clamp. 而高压ESD 不好做是因为高压 mos有些导通类似 esddevice . 可能 esd device 还没通前先走高压mos, ESD 会找最弱地方跑. 如果打ESD后一般 mos烧掉就挂了, 而 ESD 组件一般都不会太小 . 要能耐得住.

LDMOS 用 esdpaper 很多, 先前还有 paper 说 pmos 跟 nmos某一类特性偏差 . 忘记哪种 pmosor nmos LDMOS . 不过 esd最好跟代工厂问, 一般可跑 T-Cad去分析 esd, tcad 只能 Foundary 跑. 以前听过一个 case . Foundary 说用 scr 的 mos, 版图真的比ggnmos还小, Foundary厂也交出 T-Cad仿真说 esd能力会多少, 但流片出来发现 esd很不稳. 后来另 project跟其它 Foundary合作才知, SCRESD 虽然版图小, 但不稳 .

ESD => 请找专业懂 process来研究, 如果都不懂, 那多画 testkey . 你画几十个去调距离, 会找到方向的 .