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本帖最后由 xqandwn 于 2020-4-22 11:37 编辑
端口介绍
Agile的顶层接口示意图如下:
信号端口描述如下:
clk与rst时序
Agile为单时钟域系统,采用异步复位方式。clk和rst之间没有特定的要求。
irq时序
中断信号irq包含中断脉冲和中断id。中断脉冲为持续1个clk周期的高电平。中断id号的范围为0-31,一共包含32个中断id。其中中断id号0用于内部串口接收中断。
uart时序
串口信号包含串口发送与串口接收,波特率可参数化设置,串口数据格式为:起始位1bit,数据位8bit,停止位2bit。
gpio时序
Agile有32个双向io,32个双向io独立可控。
bus时序
Agile总线包含读使能(bus_ren)、写使能(bus_wen)、读写地址(bus_addr)、读数据(bus_rdata)、写数据(bus_wdata)5个信号。
总线写时序如下:
总线读时序如下:
....未完待续....
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