能不能利用NP两种bootstrap消除对采样共模的影响

老尤皮 · 发表于 2020-4-17 23:49:24

题主目前在做一个开关电容放大器的电路，电路的采样用的是下极板采样的nmos bootstrap电路
在采样阶段，电容的下极板接输入，上极板接vcm，发现的问题是因为沟道电荷和时钟馈通，采样以后的电压共模降低了大约70mV
当然一般这个共模变化是没什么危害的，但是我的运放为了节省电流降低噪声，输入管配置成了current reuse，导致运放能接受的共模电压范围比较受限
我现在的想法是上极板的采样开关改造成如图所示的nmos和pmos并联bootstrap，这样两种开关的的沟道电荷和时钟馈通能尽可能全部抵消
以前在paper里也见过这种结构，但是并没有见到这种结构广泛运用，是单纯因为电路太麻烦，还是有其他考虑？
新手见识比较少，很想知道这种结构能不能具体应用，效果怎么样，希望各位大佬不吝赐教
并联bootstrap.PNG

风也信子 · 发表于 2020-4-18 09:42:28

我用过PN Boostrapped在一个电路里但是分开成两个单独开关，像这样接成CMOS开关的倒是没有用，单独的P/N自举肯定是没有问题的；
上极板是接运放输入端的吧，一定要采用自举开关吗？我的理解是，一般电荷注入到不了70mV这么大偏差，那就剩馈通，馈通应该还有其他的消除减弱方式，个人理解，持续跟进楼主问题

老尤皮 · 发表于 2020-4-18 11:47:12

风也信子发表于 2020-4-18 09:42
我用过PN Boostrapped在一个电路里但是分开成两个单独开关，像这样接成CMOS开关的倒是没有用，单独的P/N自 ...

感谢回帖
因为这个电路要做到比较高的速度，要减少RC的时间常数，所以用了bootstrap

quantus · 发表于 2020-4-18 19:51:57

这种方式有几个问题：
bootstrapped 开关里比较严重的是时钟馈通，电荷注入主要影响共模。时钟馈通带来非线性。
先来说说电荷注入
第一，注入电荷抵消是基于电荷注入是沟道电荷的一半这个假定的。实际上这个假定是有非常多限制的，实际电路中电荷分配同开关速度和电容值都有关系。

实际电路中任何一点偏离假设都会使，注入电荷的抵消效果大打折扣。此外，管子的尺寸也要精确的根据载流子速度来调。最后，抵消的效果也是和输入信号频率相关的，频率a能抵消，不代表频率b也能抵消。
再来说说时钟馈通，时钟馈通同nmos开关管的尺寸有关，所以nmos设计的时候够用即可，不用设置得特别大。
第二，电路复杂度方面，用p管就要另外做一套电荷泵来控制p管的导通和关断。这也增加了时钟信号的负载。
我读到的论文里的解决方法及体验
1. double-side bootstrapping：将原来的nmos拆成两个，用来较小VG-（VS+VD）/2的变化，电路需要两套电荷泵，但是面积不会增加。实际效果不太实用。
2. Fayomi开关：用dummy来抵消始终馈通。版图会有很多麻烦。
3. 另外还有控制nmos衬底偏置来消除开启电压带来的非线性的。
具体的看看Fayomi的论文就比较清楚了。
总结下来，经过精心设计的全差分自举开关效果最好，结构也最简单。

老尤皮 · 发表于 2020-4-19 00:23:11

quantus 发表于 2020-4-18 19:51
这种方式有几个问题：
bootstrapped 开关里比较严重的是时钟馈通，电荷注入主要影响共模。时钟馈通带来非 ...

感谢回帖，受教了
之前就一直在担心，这种NP两种并联的方法PVT会不会有很大影响
不过我只打算在上极板的采样开关做这种改动，采样时上极板固定连接vcm，下极板还是采用一般的nmos bootstrap，这种方案受频率影响应该会小很多吧？
我的电路里采样开关的尺寸确实比较大，这样做是因为采样开关的采样是从前一级的另一个运放buffer输出得到的。为了保证速度，RC常数小，前一级的运放buffer的输出电阻加上开关的导通电阻要尽可能小，而运放buffer要降低输出电阻，消耗的功耗要大得多，从系统均衡的角度考虑，开关的尺寸就做得比较大
我也确实想直接用简单的差分自举开关，但是主要问题就是上面描述的，开关断开的一瞬间共模降低太多了，后面的运放不能正常工作
最后，感谢指路fayomi的论文