设计 Digital Delta-Sigma Modulator

king08292011

大家好，

小弟最近在设计一个 二阶 Digital Delta-Sigma Modulator，但是不太清楚如何确定两个积分器的 word length。

比如说现在输入信号是 16-bit 数字信号，输出是1-bit，我想请问一下
1）请问中间两个积分器应该使用多少 bit？
2）在不考虑积分器溢出的情况下(假设积分器的位数已经足够), 那么增加更多的bit会不会降低精度？量化噪声会变大吗？

提前谢谢大家的指教！

quantus

估计楼主要么是做DAC要么是左fractional-N的。
这个问题有两个办法
1. 试！从64bit wordlength开始试，看什么时候最小的wordlength满足输出信号的snr。可以用2分搜索来试。我写硕士论文的时候就是用试的。16-bit输入，满足14enob输出，用了38bit的accumulator。
2从本质上理解wordlength带来的量化噪声相当于是一个噪声源， 假设wordlength为x bit，那么有限wordelength引入的噪声的大小是delta^2/12, delta=1/(2^x)。如果有兴趣深究可以看widrow关于量化噪声的书。扯句题外话这个widrow就是搞出来LMS的widrow。