FPGA 主时钟约束问题

max_1234 · 发表于 2020-4-2 20:49:38

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在对主时钟约束的时候，需要约束紧一些吗？例如：

一个100Mhz的输入时钟：

create_clock -name {CLK_100M} -period 10.000 -waveform {0.000 5.000} [get_ports {CRYTAL_IN}]

需要约束紧一些吗？例如紧20%，就是120MHz

create_clock -name {CLK_100M} -period 8.5 -waveform {0.000 5.000} [get_ports {CRYTAL_IN}] 这样约束

一般在ASIC约束时会约束紧些，FPGA也需要这样吗？

如果这个时钟是输入给PLL倍频的，如果约束的时钟和PLL的输入时钟不一致，Quartus又会报warning，说约束时钟与PLL输入时钟不一致。求大牛帮助。

lgp510775906 · 发表于 2020-4-3 10:50:02

我觉得不用，可以设置 input_jitter 试试；

jasper0608 · 发表于 2020-4-3 12:57:50

官方有說不用

tian10 · 发表于 2020-4-8 15:54:56

不用管这个warning应该也没事吧

徒手敬岁月 · 发表于 2020-4-8 16:17:29

FPGA一般是不需要的，ASIC约束的要紧一点，因为工艺，制造或者模拟的设计会导致时钟不准确。仅仅是个人理解。

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