CML DIV求助

xiangx93 · 发表于 2020-3-26 13:29:51

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大家好，我用CML master-slave latch搭了一个CML DFF，做简单分频，但是输出结果好像是锁在了中间电平，这是什么问题呢？

老尤皮 · 发表于 2020-3-26 16:11:36

可能是时钟太快了，时钟速度慢一点仿真会怎么样

xiangx93 · 发表于 2020-3-27 11:31:36

老尤皮发表于 2020-3-26 16:11
可能是时钟太快了，时钟速度慢一点仿真会怎么样

不是频率的问题，降频10倍还是不行。

老尤皮 · 发表于 2020-3-27 22:53:43

xiangx93 发表于 2020-3-27 11:31
不是频率的问题，降频10倍还是不行。

能试试给D端设一个初始值吗

rayhardenne · 发表于 2020-3-28 12:16:14

有看过CML的自谐振频率吗

xiangx93 · 发表于 2020-6-9 10:51:41

rayhardenne 发表于 2020-3-28 12:16
有看过CML的自谐振频率吗

请问这个咋看？

rayhardenne · 发表于 2020-6-10 15:41:38

xiangx93 发表于 2020-6-9 10:51
请问这个咋看？

当做oscillator来仿真啊，用hb来看

sixye · 发表于 2020-7-2 11:14:17

每个CML latch的Q和Qn加个两个交叉的反相器试一下

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