[求助] Cadence环境下PLL中PFD+CP模块的PSS+PNOISE仿真

wings233 · 发表于 2020-3-22 22:53:03

您需要登录才可以下载或查看，没有账号？注册

x

最近在仿真PFD+CP模块的噪声曲线，输出设置的电压源，参考频率是10M，输出的电流噪声曲线往上翘？？原因是什么呢？是否有大神可以不吝赐教？？急急急~
输出曲线如下：
微信图片_20200322225132.png

仿真设置：

knockknock · 发表于 2020-3-23 19:36:56

我觉得是因为CP稳态噪声被10M时钟采样，噪声会在整数倍采样时钟上出现，所以10MHz会有个峰值，你可以仿个频率到100M的看看。一般低频的噪声会更大，你可以通过noise summary看为什么高频的大

lidequan · 发表于 2020-3-23 19:47:03

围观学习

moonine999 · 发表于 2020-3-24 00:58:58

knockknock 发表于 2020-3-23 19:36
我觉得是因为CP稳态噪声被10M时钟采样，噪声会在整数倍采样时钟上出现，所以10MHz会有个峰值，你可以仿个频 ...

我觉得你说的对

z橙子 · 发表于 2021-11-23 11:18:15

学习学习

亭亭净植9797997 · 发表于 2021-12-2 15:30:33

学习到了

fridom · 发表于 2021-12-22 15:03:13

PFD+CP的噪声怎么会这么低呢？我仿真的都是-150dBc左右，你们都是用什么类型的PFD和CP呢？

wandola · 发表于 2022-4-18 11:33:55

这个是因为pss没有找到steady state. 你设置一下trans 时间长一点就可以了

yishuibihan · 发表于 2023-6-5 17:26:33

请教您一下，为何我做PFD+CP模块的PSS+PNOISE仿真的时候总报错，不让加周期性的输入信号

yishuibihan · 发表于 2023-6-5 17:30:53

我pss的设置跟您图片上的几乎一样啊。ERROR：The simulation cannot be run because 'V0' is a periodic input signal, which is inconsistent with an autonomous circuit.

[求助] [求助] Cadence环境下PLL中PFD+CP模块的PSS+PNOISE仿真