纳米线晶体管 Silicon nanowire transistor

Shangkui · 发表于 2020-3-20 00:43:01

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本帖最后由 Shangkui 于 2020-3-21 21:38 编辑

目录如下
Contents
1 Dual Work Function Silicon Nanowire MOS Transistors . . . . . . . . 1
1.1 Device Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1.1 Introduction to Design Process . . . . . . . . . . . . . . . . . . . . 1
1.1.2 The Criteria for Low Static Power Dissipation . . . . . . . . 3
1.1.3 Device Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.1.4 Physical Models Used in Device Simulations . . . . . . . . . 4
1.1.5 Determining Metal Gate Work Function Values
for NMOS and PMOS Transistors . . . . . . . . . . . . . . . . . 5
1.1.6 The OFF Current Requirement . . . . . . . . . . . . . . . . . . . . 6
1.1.7 Intrinsic Transient Time . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.1.8 DC Device Characteristics . . . . . . . . . . . . . . . . . . . . . . . 9
1.2 Circuit Simulations and Performance . . . . . . . . . . . . . . . . . . . . . 13
1.2.1 Parasitic Extraction and Post-layout Issues . . . . . . . . . . . 13
1.2.2 Transient Performance . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.2.3 Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
1.2.4 Cell Layout and Gate Area Estimations . . . . . . . . . . . . . 18
1.2.5 Manufacturability . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
1.3 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
2 Single Work Function Silicon Nanowire MOS Transistors . . . . . . . 27
2.1 Device Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.1.1 Purpose . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.1.2 The Criteria for Low Static Power Dissipation . . . . . . . . 28
2.1.3 Device Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
2.1.4 Physical Models Used in Device Simulations . . . . . . . . . 28
2.1.5 Determining a Single Metal Gate Work Function . . . . . . 29 2.1.6 The OFF Current Requirement for the Design . . . . . . . . . 29
2.1.7 Transistor Transient Characteristics:
Intrinsic Transient Time . . . . . . . . . . . . . . . . . . . . . . . . . 31
2.1.8 DC Characteristics of the Selected NMOS
and PMOS Transistors . . . . . . . . . . . . . . . . . . . . . . . . . . 32
2.2 Circuit Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
2.2.1 Parasitic Extraction and Post-layout Issues . . . . . . . . . . . 33
2.2.2 Transient Performance . . . . . . . . . . . . . . . . . . . . . . . . . . 34
2.2.3 Dynamic Power Dissipation . . . . . . . . . . . . . . . . . . . . . . 36
2.2.4 Cell Layout Area Estimations . . . . . . . . . . . . . . . . . . . . . 37
2.2.5 Full Adder Comparison . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.3 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
3 SPICE Modeling for Analog and Digital Applications . . . . . . . . . . 43
3.1 BSIMSOI Device Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.1.2 The Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
3.1.3 Intrinsic Modeling and Parasitic Extraction . . . . . . . . . . . 49
3.1.4 Extrinsic Modeling and Parasitic Extraction . . . . . . . . . . 55
3.2 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
4 High-Speed Analog Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
4.2 Brief Description of Transistor Design and Modeling . . . . . . . . . 61
4.3 Single-Stage CMOS SNT Amplifier . . . . . . . . . . . . . . . . . . . . . 62
4.3.1 The CMOS Amplifier Design . . . . . . . . . . . . . . . . . . . . . 62
4.3.2 The Characteristics of the CMOS Amplifier . . . . . . . . . . 63
4.4 Differential SNT Amplifier . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
4.4.1 A Single-Stage Differential Amplifier Design . . . . . . . . . 66
4.4.2 The Characteristics of the Differential Amplifier . . . . . . . 67
4.5 Multi-stage SNT Operational Amplifier . . . . . . . . . . . . . . . . . . . 69
4.5.1 A Two-Stage Operational Amplifier Design . . . . . . . . . . 69
4.5.2 Characteristics of the Operational Amplifier . . . . . . . . . . 77
4.6 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
5 Radio Frequency (RF) Applications . . . . . . . . . . . . . . . . . . . . . . . . 83
5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
5.2 Brief Description of Transistor Design and Modeling . . . . . . . . . 83
5.3 RF Receiver Front End . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
5.3.1 Receiver Topology . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
5.3.2 LC Tank Voltage-Controlled Oscillator (VCO) . . . . . . . . 84
5.3.3 Mixer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
5.3.4 Low Noise Amplifier (LNA) . . . . . . . . . . . . . . . . . . . . . 87
5.3.5 LNA-Mixer-VCO (LMV) Cell . . . . . . . . . . . . . . . . . . . . 88
5.3.6 LC Tank Oscillator as a Mixer . . . . . . . . . . . . . . . . . . . . 89
5.3.7 Bias Splitting Self-Oscillating Mixer (SOM) . . . . . . . . . . 89
5.3.8 Design of Double-Switching Self-Oscillating
Degeneration LMV Cell Using SNTs . . . . . . . . . . . . . . . 93
5.4 Variable Gain Amplifier (VGA) . . . . . . . . . . . . . . . . . . . . . . . . 94
5.4.1 Introduction to VGA . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
5.4.2 Current-Mode Topology . . . . . . . . . . . . . . . . . . . . . . . . 96
5.4.3 Voltage-Mode Topology . . . . . . . . . . . . . . . . . . . . . . . . 99
5.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
6 SRAM Mega Cell Design for Digital Applications . . . . . . . . . . . . . . 107
6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
6.2 Brief Description of Transistor Design and Modeling . . . . . . . . . 107
6.3 SRAM Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
6.3.1 SRAM Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
6.3.2 SRAM Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
6.3.3 Address Decoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
6.3.4 Self-Timed Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
6.4 SRAM Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
6.4.1 Parasitic Layout Extraction . . . . . . . . . . . . . . . . . . . . . . 116
6.4.2 Read and Write Access Times . . . . . . . . . . . . . . . . . . . . 116
6.4.3 Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
6.4.4 SRAM Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
6.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
7 Field-Programmable-Gate-Array (FPGA) . . . . . . . . . . . . . . . . . . . 121
7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
7.2 Brief Description of Transistor Design and Modeling . . . . . . . . . 121
7.3 FPGA Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
7.3.1 Cluster Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
7.3.2 4-Input Look-Up-Table (4-LUT) . . . . . . . . . . . . . . . . . . 123
7.3.3 An Example: A 3-bit Carry-Ripple Adder (CRA) . . . . . . 126
7.4 FPGA Circuit Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . 129
7.4.1 4-LUT Worst-Case Propagation Delays . . . . . . . . . . . . . 129
7.4.2 Intercluster Propagation Delays . . . . . . . . . . . . . . . . . . . 129
7.4.3 4-LUT Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . 131
7.4.4 Flip-Flop Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 132
7.4.5 Cluster Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
7.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
8 Integrate-and-Fire Spiking (IFS) Neuron . . . . . . . . . . . . . . . . . . . . 135
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
8.2 Brief Description of Transistor Design and Modeling . . . . . . . . . 136
8.3 IFS Neuron . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
8.3.1 IFS Neuron Firing Principle . . . . . . . . . . . . . . . . . . . . . . 136
8.3.2 IFS Neuron Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
8.3.3 Transient Response and Power Dissipation . . . . . . . . . . . 141
8.3.4 IFS Neuron Cell Layout . . . . . . . . . . . . . . . . . . . . . . . . . 142
8.4 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
9 Direct Sequence Spread Spectrum (DSSS)
Baseband Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
9.2 Brief Description of Transistor Design and Modeling . . . . . . . . . 145
9.3 DSSS Baseband Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
9.3.1 Overall Operation of the Transmitter . . . . . . . . . . . . . . . 146
9.3.2 8-PSK Modulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
9.3.3 PN Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
9.3.4 Binary Mapper and Bit Multipliers . . . . . . . . . . . . . . . . . 151
9.4 Circuit Simulations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
9.4.1 Clock Generation Circuits . . . . . . . . . . . . . . . . . . . . . . . 151
9.4.2 Maximum Critical Paths . . . . . . . . . . . . . . . . . . . . . . . . 151
9.4.3 Minimum Critical Paths . . . . . . . . . . . . . . . . . . . . . . . . . 154
9.4.4 Parasitic RC Extraction . . . . . . . . . . . . . . . . . . . . . . . . . 154
9.4.5 Power Consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
9.4.6 Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
9.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
Index . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

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