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查看: 2088|回复: 8

[求助] 萌新不懂就问，关于SystemVerilog驱动同步接口部分

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Traviss
发表于 2020-3-14 13:53:43 | 显示全部楼层 |阅读模式

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本帖最后由 Traviss 于 2020-3-14 16:27 编辑

萌新求助最近在看SystemVerilog绿皮书，看到其中“驱动一个同步接口部分”
书中写到，在时钟块中应当使用同步驱动，即“<=”操作符来驱动信号
代码如图片所示，为什么 #10 后为 17ns，#8之后为25ns呢？是我遗漏什么知识点还是他这里有问题呢？
求大佬解答！
驱动同步信号.png
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saipolo
发表于 2020-3-14 17:55:30 来自手机 | 显示全部楼层
<=表示RHS将在当前时间点的更新事件slot赋值给LHS，比如#7那一句，仿真器会找到平台中和rtl中在此时刻所有的非阻塞赋值放入处理队列，在更新事件slot将RHS打到对应的LHS中。所有此时刻的RHS全部处理后时间才继续步进，比如又步进了10ns，遇到了新的非阻塞赋值，然后继续前述处理步骤。
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Traviss
 楼主| 发表于 2020-3-14 22:39:38 | 显示全部楼层


saipolo 发表于 2020-3-14 17:55


感谢您的回答，就是说在这个begin end块中#7 #10 #8都是顺序执行的对吗？
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gaurson
发表于 2020-3-15 18:01:43 | 显示全部楼层
对的，顺序执行。
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Traviss
 楼主| 发表于 2020-3-15 20:32:32 | 显示全部楼层


gaurson 发表于 2020-3-15 18:01
对的，顺序执行。


明白了，非常感谢！
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liuyangqwin2
发表于 2020-3-16 09:23:48 | 显示全部楼层
明白了，非常感谢！明白了，非常感谢！
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dannymu
发表于 2020-3-16 10:17:36 | 显示全部楼层
感谢，学习了
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yue6688
发表于 2020-3-16 10:21:28 | 显示全部楼层
1：initial 块里顺序执行  #7 在7ns ； #10  7ns基础上+10 在17ns : #8 17ns基础上+8 在25ns.
2: <= 非阻塞赋值  在右侧（RHS）处理结束后的下一个事件才会赋值给左边(LHS)
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Traviss
 楼主| 发表于 2020-3-16 16:09:01 | 显示全部楼层


yue6688 发表于 2020-3-16 10:21
1：initial 块里顺序执行  #7 在7ns ； #10  7ns基础上+10 在17ns : #8 17ns基础上+8 在25ns.
2:  ...


感谢您的回答，之前看到非阻塞赋值下意识的觉得都是并行的，是自己太粗心了
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