关于锁相环电荷泵中运放的带宽指标需求

Zj1228 · 发表于 2021-3-8 11:43:58

kanon0530 发表于 2021-3-5 09:25
ahdlLib 库里有opamp 模型，至于怎么用请善用help 按键。

另外就是你最好给电路图上的连线起个简单易懂 ...

充放电支路的寄生电容不同，导致开关导通速度和实际电流不同，最终存在净输出电流。一般电流源的P管和N管尺寸怎么选呀？开关管的尺寸最小化后，是不是尽可能让电流镜的P管N管的寄生电容相近，才能把最终输出电流最小化？我看有的文章说还可以通过调整UP和DN的死区开启时间使平均净输出电流最小化，这样做实际流片的寄生电容和开启时间都会有偏差，就不准确了吧。这个是我仿真的净电流曲线，红色的是Idn，粉色是Iup，棕色是净输出电流。有的文章说加dummy管抵消冲击，仿真了貌似并没有效果，大佬有什么好的方法优化净电流呢？

kanon0530 · 发表于 2021-3-8 14:37:37

Zj1228 发表于 2021-3-8 11:43
充放电支路的寄生电容不同，导致开关导通速度和实际电流不同，最终存在净输出电流。一般电流源的P管和N管 ...

您这明显idn、iup都没有在tdz时间内建立好吧？

我觉得首先要找到是什么影响了两个电流建立，是运放的速度、开关的速度、还是反馈环路的裕度

不然就算你可以让iup、idn在某个情况下输出的净电荷最少，但随便pvt抖一下不就完了吗？

而且没有建立好的电荷泵输出，还能和PFD一起提供Icp/2*pi的增益吗？那我们算的线性锁相环相位域模型岂不是没有意义了？

我觉得应该先让电荷泵可以在你设置的tdz时间内，iup、idn都能比较迅速的建立起来，再说净电荷的事儿。

Zj1228 · 发表于 2021-3-8 15:39:42

本帖最后由 Zj1228 于 2021-3-9 22:31 编辑

kanon0530 发表于 2021-3-8 14:37
您这明显idn、iup都没有在tdz时间内建立好吧？

我觉得首先要找到是什么影响了两个电流建立，是运放的速 ...

这是锁相环锁定的情况下的电流输出，为了防止PFD鉴相死区up和dn脉冲信号的开启时间很小，大约100ps，脉冲上升时间50ps，这么短的时间电流建立不起来也正常吧,最后缩小管子尺寸让电流正常建立（加了文章中常用的dummy管后，净电流仍然存在），但是沟道调制效应又很明显了，净电流最小化着实让人头疼。

Zj1228 · 发表于 2021-3-20 10:22:11

本帖最后由 Zj1228 于 2021-3-23 09:50 编辑

您上面说的充放电电流IDS变化在VDS范围内还是可能大于5%了，这个5％有什么依据吗？还有这个Ids在Vout范围内变化会对PLL环路造成什么影响呀？（除了环路带宽）我这个输出电压要求从0.2到2.2V，虽然加了运放，但是仿真了一下Ids从50uA变化到48uA，如果在基准电流源和第一路电流镜再加一个运放钳位效果怎么样？下面是电路图。

kanon0530 · 发表于 2021-3-22 11:12:26

Zj1228 发表于 2021-3-20 10:22
您上面说的充放电电流IDS变化在VDS范围内还是可能大于5%了，这个5％有什么依据吗？还有这个Ids在Vout范围内 ...

我有点忘了，可能是根据spur要求算的
李宇根的课件里讲CP 产生的spur那一章应该有几个公式你可以看一下，如果算出来上下电流镜的偏差不足以产生够大的spur我是觉得可以忍了

至于CP输出电流的绝对值，很简单就是直接影响pll的环路增益和带宽对吧。我们如果是针对比如500uA的CP输出电流做了线性模型，认为这个情况下的带宽和相位裕度可以满足我的速度要求，但如果这个CP绝对输出电流从500uA变化到300uA，那么带宽就缩小了，首先建立速度肯定会慢，其次，针对500uA情况下做的LPF的零极点可能就不是300uA情况下的最优值了，相位裕度可能降低，造成PLL环路会振荡一会儿再稳定。
这都是我后来遇到的情况。
另外一个是pll也是靠带宽来分配输入参考噪声和VCO噪声在总输出噪声中的占比的，带宽变小，就对VCO的近fc噪声抑制不足，是否还能满足我的相位噪声需求呢？这也是一个问题。

48到50uA我觉得可以吧，你看看在电流最大和最小的情况下的建立时间是否有明显的变化就可以。
而且也不用用真的电路，先用vA模型之类的跑一下比较快，不放心再上真电路仿真。

love1226 · 发表于 2021-3-22 17:15:20

cp里面的op对带宽要求不高

Zj1228 · 发表于 2021-3-23 09:49:24

kanon0530 发表于 2021-3-22 11:12
我有点忘了，可能是根据spur要求算的
李宇根的课件里讲CP 产生的spur那一章应该有几个公式你可以看一下， ...

多谢前辈指点，我下来消化消化，有问题我再上贴

Zj1228 · 发表于 2021-3-23 10:58:07

老哥，你的环路滤波器是怎么设计的，我用这个软件计算了一下三阶滤波器的参数，加到电路中发现充电只有电容时，Vout电压是台阶型平缓上升，加了环路滤波器后，电压是振荡型上升，电压起伏比较大，这样会导致充电速度很慢，这个是什么原因造成的啊，而且我发现这个滤波器对电流的毛刺并没有滤除作用。不知道该怎么设计。

滤波器计算器

kanon0530 · 发表于 2021-4-12 10:43:41

Zj1228 发表于 2021-3-23 10:58
老哥，你的环路滤波器是怎么设计的，我用这个软件计算了一下三阶滤波器的参数，加到电路中发现充电只有电容 ...

我设计的目标频率有个几十G，所以直接看了一本写mmw pll的书。 60-GHz CMOS Phased-Locked Loops 作者是H.M.Cheema论坛应该搜的到。第二章的2.4.3节讲了怎么设计一个两个极点的LPF，如何按照目标带宽分配零极点。如果要再放一个极点，我是用来降低ref spur的，在这本书integrated frequency synthesizers for wireless systems的example 2.4 有讲到。
其实您现在的大部分问题在这两本书里应该都会涉及。不如先看看。

至于说锯齿上升，应该没问题吧，只要每次CP开启输出的电荷量是你设计的量就可以了吧我认为。
而且我仿真也是锯齿上升，最终稳定后不会有太明显的锯齿波动，当然波动还是会有，只是不太明显，要完全没有波动，那就是完全没有spur，大家谁也做不出来。

Zj1228 · 发表于 2021-4-12 19:43:26

kanon0530 发表于 2021-4-12 10:43
我设计的目标频率有个几十G，所以直接看了一本写mmw pll的书。 60-GHz CMOS Phased-Locked Loops 作者是H ...

谢谢大佬回复，你那有电子版的《60-GHz CMOS Phased-Locked Loops》教材吗？可以分享一下吗，十分感谢

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