PLL的参考杂散不关于中心频率对称

hz98

小弟最近在做亚采样锁相环相关的设计，设计载波频率2.4G，50M的ref信号，对输出做dft之后在2.35G和2.45G出现参考杂散，但是两个杂散的差了大概30dB（2.35G小），我计算dft的时候不管信号稳定时长选取多少，结果都是一样的。
我的疑问是：如果杂散的来源主要是vtune电压上的纹波，那杂散在中心频率两边的幅度应该是一样的，但是现在有了不可忽视的差距，这是因为什么原因？

小弟是刚开始接触这方面的设计，请求各路大神多多帮助！不胜感激！！

频谱

kshuang

thanks

wpbuaa

要不看看控制电压的频谱？看看是不是控制电压来的

hz98

   

wpbuaa 发表于 2020-3-12 09:05
要不看看控制电压的频谱？看看是不是控制电压来的

谢谢回答！我已经看过控制电压的频谱了，并没有发现什么不对的地方，就是在50M，100M等地方有峰值，这应该是正常的呀？如果是控制电压产生的问题，不管是在什么频率上，只要幅度很小那么在VCO的频谱上都应该是相对与载波频率对称的才对吧

wpbuaa

   

hz98 发表于 2020-3-12 13:48
谢谢回答！我已经看过控制电压的频谱了，并没有发现什么不对的地方，就是在50M，100M等地方有峰值，这应 ...

我也觉得应该是对称的，不好意思，帮不上忙

hz98

   

wpbuaa 发表于 2020-3-12 14:37
我也觉得应该是对称的，不好意思，帮不上忙

没事没事，感谢回答！

远上寒杉

应该不是vctrl的问题，因为如果把VCO看做调频模块，输入任何实信号，输出频谱都应该关于载波对称。
因此我怀疑是有调相的path在影响，不知道你的仿真环境和电路结构不太好分析。

caizikaifa

hz98

   

远上寒杉 发表于 2020-3-13 09:35
应该不是vctrl的问题，因为如果把VCO看做调频模块，输入任何实信号，输出频谱都应该关于载波对称。
因此我 ...

您好，请问调相的path为什么能导致这种情况呢？什么样的结构有可能有调相的path呢？我的电路结构和下面这个一样：

其中VCO的输出到采样的SSPD中间还有一个CML buffer，这个电路确实是有一个调整相位的DLL，但这个是为了调整ref信号的下降沿的啊，不知道对VCO输出有什么影响？

xlteam2

very good