Pipeline-ADC 设计求助

尘下之尘

目前电路搭建了一个1.5bit量化的单级电路，运放采用gainboosted 折叠casecode结构；Vref=1V; 目前遇到的情况是单级仿真时，输出符合1.5bit量化预期，验证情况如下： 即当输入（VIP,VIN）=-0.6时(理想设置)，（VON1，VOP1）=-0.2;         (VIP,VIN）=-0.2时(理想设置)，（VON1，VOP1）=-0.4;          (VIP,VIN）=0.4时(理想设置)，（VON1，VOP1）=-0.2;        (VIP,VIN）=0.2时(理想设置)，（VON1，VOP1）=0.4;  但如果两级级联起来，第一级输出是对的，即如果（VIP,VIN）=-0.6，（VON1，VOP1）=0.2  ,第二级的输出理论上应该是0.4;  但是仿真出来却差了100多mV; 试过将采样电阻替换为booststrap， 效果也不是很理想； 将频率降很低同时减小开关尺寸增大Cs、Cf，可以得到正确的结果，但这样就不可能实现高速；找不到问题出在什么地方，求做过的大神指点一二，跪求，多谢~

yangnanfrank

你的运放带宽太低了，高频信号不能从VIN完美放大到VOUT

尘下之尘

谢谢，这个问题暂时已经解决了  是unoverlap clk 没搞好