3D晶片堆疊技術時代來臨+CoWoS(Chip on Wafer on Substrate)

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3D晶片堆疊技術時代來臨  
FROM  下世代IC設計再攀高峰3D晶片堆疊技術時代來臨| 新通訊
三維(3D)晶片堆疊的設計風潮蓄勢待發，準備狂掃半導體產業。台積電(TSMC)日前表示已完成全球首顆3D IC封裝，並預計於2021年量產，為3D IC發展畫下新里程。與此同時，為了加速3D IC技術發展，台積電現已與多家電子設計自動化工具廠商如新思科技(Synopsys)、益華(Cadence)、明導(Mentor)與安矽思(Ansys)相繼推出3D IC堆疊技術認證方案，將設計流程導向標準化，正式揭開半導體製程的新世代   
3D IC設計撐起後摩爾時代
資料中心、人工智慧(AI)、5G、虛擬貨幣挖礦等新興技術，要求更快的處理速度、低延遲，以及更多的功能，對於微縮製程技術的需求更勝以往。舉例來說，虛擬貨幣進行解碼就需要高運算，而高運算會產生耗電、散熱問題與結構問題，因此就需要採用先進製程，幫助相關應用以高運算、低耗電的方式實現，也因此半導體產業一直積極追求微縮製程設計。然而，產能、建置成本與技術難度越高，負擔得起的客戶數量也將隨著減少，半導體產業也對於摩爾定律是否走向歷史存疑。
Cadence產品市場總監孫自君(圖1)表示，摩爾定律仍持續往前走的原因在於過往看到在更小矽晶片製程可塞入更多元件，不過元件越小、密度越高，將造成更多功耗與熱的問題。當製程走到物理極限之後，已無法繼續在如此小範圍空間中，採取相同的做法，因為此舉將不斷墊高製造及研發成本，例如光刻機(EUV)本身造價就已相當昂貴，若要拍攝更細微的IC畫面，就要採用雙重曝光(Double Patterning)，甚至是三重曝光(Triple Patterning)，此造價更是難以想像，不僅如此良率表現也不佳。因此，在後摩爾時代(More than Moore)，朝著將晶片疊高的方式，改善製程成本及物理限制，也就是在矽上面不斷疊加矽晶片的3D IC封裝設計手段。Ansys技術經理魏培森(圖2)說明，IC設計需要解決諸多問題，首先滿足高運算量會產生電源(IR)問題，因為IC設計內的金屬線路非常細，電流通過會造成很大的損耗；其次是時間差(Timing)問題，高速運算過程中，IC內部必須同步傳遞訊號，否則就會出現資料或電源錯誤問題。因此，對於IC內部不容易解決的熱問題，就會在封裝或系統層級處理，使得3D IC封裝成了先進製程發展非常重要的一環。


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CoWoS(Chip on Wafer on Substrate)
                        CoWoS(Chip on Wafer on Substrate)是一種整合生產技術，先將半導體晶片透過Chip on Wafer(CoW)的封裝製程連接至矽晶圓，再把此CoW晶片與基板連結，整合而成CoW-on-Substrate。
               
                                        CoWoS是台積電致力發展2.5D/3D IC一條龍製程，公司要提供全套服務，包括下游封裝測試。整套流程包括，整合晶圓鍵合(Wafer Bonding)、薄晶圓(Wafer Thinning)、晶片基板鍵合(Chip on Substrate)及晶片封測等技術，將各種邏輯和記憶體晶片精準疊合。



2012年10月，台積電CoWoS測試晶片成功地整合Wide I/O介面將邏輯系統單晶片與動態隨機存取記憶體結合於單一模組，在晶片成品製造完成之前，公司的CoWoSTM技術透過將晶片堆疊於晶圓之上(Chip on Wafer)的封裝技術，提供客戶前端晶圓製造服務，藉由搭配Wide I/O行動動態隨機存取記憶體介面，使這顆整合晶片可提供優化的系統效能，更小的產品外觀尺寸，並且明顯改善晶片之間的傳輸頻寬。