似乎整个class都没有被认出来的情况

liuruiyang · 发表于 2020-3-2 17:51:50

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最近在学着uvm实战的例子，跑自己的代码，但运行之后出现这样的问题：

登录/注册后可看大图

强行注释了monitor的例化后，scoreboard在env的例化也有相同的error提示，目前还是没有找到问题所在，请教大家

liuruiyang · 发表于 2020-3-2 17:53:32

和uvm相关的库没有用好有关吗？这里用的命令是vcs -sverilog -timescale=1ns/1ps -ntb_opts uvm-1.1 +incdir+/opt/synopsys/vcs/etc/uvm-1.1/ -f filelist.f -l comp.log

liuruiyang · 发表于 2020-3-2 17:55:18

error提示是：
Error-[SE] Syntax error
  Following verilog source has syntax error :
    token 'my_monitor' should be a valid type. Please declare it virtual
  if it is an Interface.
  "my_agent.sv", 6: token is ';'
   my_monitor mon;

saipolo · 发表于 2020-3-2 19:38:13

据我所知，张强书中的代码他是用questasim/modelsim跑的，如果用vcs跑可以稍微修改下代码头文件包含等方式跑通。

liuruiyang · 发表于 2020-3-3 16:28:53

已解决

dddddtian · 发表于 2020-3-5 17:37:02

文件编译顺序？？

289865140 · 发表于 2020-4-23 17:41:57

没有注册吧

ben_lry · 发表于 2020-6-12 17:21:49

楼主如何解决的？能指点一下吗？

cjhyslwjack · 发表于 2020-8-25 15:05:20

楼主如何解决的？

cjhyslwjack · 发表于 2020-8-25 15:15:37

找到问题了，可以供大家参考一下吧~
顶层的SV中文件的调用顺序问题，顶层的文件应该放在最后调用，否则就会出现上述问题

[求助] 似乎整个class都没有被认出来的情况

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