vivado 使用ILA观测讯号与Behavioral Simulation结果不一致

zu00478633 · 发表于 2020-2-9 14:27:10

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设计一RTL后，使用VIO及ILA做观测，但是出来的结果与RTL Simulation结果差很多，试了很多次，还是不知道问题出在哪
麻烦帮忙解答，多谢帮忙

kka · 发表于 2020-2-9 21:04:31

RTL simulation 跟FPGA最大不同的地方就是兩者的timing 會不同...
FPGA的ILA對於design來說是而外的添加物...當然也會增加design 的timing
你可以檢查一下 timing result 看看是否有viiolation
或是先把ILA拿掉.... 先看FPGA的function 對不對....
或者是把CLK 降慢一點看看...

acushia · 发表于 2020-2-13 17:03:24

本帖最后由 acushia 于 2020-2-13 17:05 编辑

如果是单纯的同步电路，理论上RTL仿真和fpga应该是一样的，如果模块的输入信号是一样的，那二者不一样的原因可能是fpga时序收敛不正确，ILA采样设置不合理。
如果是多时钟电路，那要看时序约束是否完备，正确，是否收敛，另外也可能是代码本身功能就不对。

如果牵扯到器件外部信号，那就更复杂了，毛刺/电平幅度/反射等都有可能，需要查看相关期间的电气特性，示波器抓波形去分析，通常这种问题比较难定量分析

方便的话多发出来一点相关信息

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