采用CDF设计逻辑电路参数，版图提示无法进行LVS检查，无法识别参数，请问何解？

tuixiran · 发表于 2020-1-16 16:14:08

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因为电路里面逻辑电路比较多，所以采用图示的方法设计逻辑电路。
参数设置好，前仿真都是对的，查看了ADE里面的网表，参数也就是设计的参数，
但是版图工程师按照相应尺寸进行layout后，提示没有对应的参数。
无法进行LVS检查。

tuixiran · 发表于 2020-1-16 17:14:29

追加问题：用这种方式设计逻辑电路，从电路到版图之间，需要特别设置些参数或者哪个地方需要关联吗？

tuixiran · 发表于 2020-1-16 17:27:39

update下

FORHLQ · 发表于 2020-10-30 19:19:36

楼主这个问题解决了吗

[求助] 采用CDF设计逻辑电路参数，版图提示无法进行LVS检查，无法识别参数，请问何解？