modelsim宏展开行为与vcs不同

VincentMa

请教一下，在modelsim进行仿真时，多重宏展开的行为与vcs不同应该怎样解决？

1. module tb;
   
2.   reg clk;
   
3.   wire clkInv;
   
4.   `define tDefInv `TestDefInv
   
5.   `define TestDefInv(UnitName,in,out) Inv U_Inv(in,out)
   
6.   `tDefInv(U_Inv,clk,clkInv);
   
7.    initial begin
   
8.      clk=0;
   
9.      forever #10 clk = clkInv;
   
10.    end
    
11. endmodule
    
12. 
    

复制代码

上面的代码在vcs中可以正确展开，在modelsim里提示宏展开错误：** Error: tb.sv(11): (vlog-2266) Expansion of macro 'TestDefInv' failed: The number of actual arguments (0) are not equal to the number of formal arguments (3).

A1985

vcs不太标准，modelsim解释正确。改成modelsim能解释的，vcs应该可以正确。