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查看: 1807|回复: 2

[求助] 在signal rap logic analyzer中怎么设置两个采样时钟

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0Brian0
发表于 2020-1-7 09:45:03 | 显示全部楼层 |阅读模式

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如spi的sck和系统时钟clk
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0Brian0
 楼主| 发表于 2020-1-7 09:47:49 | 显示全部楼层
clk由pll取得，sck为外部输入
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发表于 2020-2-7 10:08:26 | 显示全部楼层
sample clk设置为系统clk
触发clk设置sck；
segmented。
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