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IC设计流程以及工具总结：
FPGA逻辑开发转数字验证ing，我在此总结下近期了解的IC设计流程和工具以及相关疑问，欢迎大家补充，如有不对的地方，请指正~
IC设计流主要分为： 前端设计，后端设计
一 前端设计：
1. 主要目的：输出最优的逻辑网表
2. 主要流程：
1）系统架构/模块的设计 ：整个设计的蓝图，个人理解重中之重，前期的深思熟虑可大大减小后期返工，缩短设计周期。该阶段未明确用什么工具和语言进行建模？
2）系统架构/模块的验证 ：主要的高级语言如C/C++, SV等，主流工具为：？；主流验证方法：UVM?
3）模块设计 ：主要语言为HDL如Verilog,VHDL等，也有网友说电路图和状态转移图作为设计输入，不过对后两种理解不多。工具：普通文本编辑即可，vim等等
4）功能仿真（前仿） ：验证设计功能是否满足要求，主要工具：Synopsys家的VCS, Verdi，Mentor的Modelsim以及Cadence的Xcelium,Incisive系列(NC-Verilog...)；主要语言为：SV,哪些脚本语言？
5）逻辑综合 ：将RTL等设计转为门级网表，门级网表与提供的约束，综合库等相关。主要工具：Synopsys的Design Compile,Synplify；Cadence的PKS。
6）验证 ：主要是验证综合后的网表文件是否满足时序和所需功能要求，主要为Synopsys的Prime Time 和Formality。
二 后端设计
1. 主要目的：输出可靠的版本文件GDSⅡ，供流片厂Tape out
2. 主要流程：后端设计分两种模式：全定制，半定制。全定制需要自己设计物理库。模块内部的晶体管尺寸，位置，布局，布线等需人工完成。性能要求高的模块例如RAM,ROM,PLL等模块常采用全定制流程。大型芯片常全定
制与半定制相结合方式进行设计。在此主要介绍半定制设计流程。
1）准备数据 : 库文件（物理库，符号库...），前端设计输出的网表文件，约束文件。
2）布局规划 : 整体布局规划，确定宏单元，I/O Pad位置，标准单元位置。
3）布局 : 工具自动放置标准单元。在此阶段可以进行什么测试，验证？
4）时钟树综合 : 综合芯片的时钟树，确保能驱动芯片所有时许单元。
5）全局与细节布线 : 将芯片各个模块互联。提取主流特征参数和寄生参数，可以获取具体的延时信息等供前端逻辑综合后的仿真。
6）时序与ECO检查 : 检查电路是否满足时许要求等。
7）DRC,LVS检查 : DRC为对物理版图进行设计规则检查，LVS为功能等价性检查，从物理版图中提取电路图，与前端设计输出的电路图进行比较。
8）输出DGSⅡ : 输出版图文件，供流片厂Tape out。
3. 后端设计中主要工具由Cadence和Synopsys公司提供。
1）Cadence : Virtuoso提供全定制的主流电路和版图设计工具，Encounter系列提供半定制系列布局布线，时序，功耗等的仿真和验证；Abstract Generator,QRC Extraction 提供主流和寄生参数的提取。
2）Synopsys : Hspice高精度的模拟电路仿真软件，NanoTime晶体管级静态时序仿真工具，Start-RCXT寄生参数提取，Hercules物理验证工具，PrimeTime门级静态时序分析工具。Formality形势验证工具。
3）Mentor : Calibre-xRC，全芯片寄生参数提取工具。
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发表于 2020-1-3 10:55:34
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