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查看: 4457|回复: 9

[求助] 【求助】使用新思USB VIP example时出现的编译问题

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发表于 2019-12-27 16:38:40 | 显示全部楼层 |阅读模式

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如下执行指令,编译过程中指示NULL不认识,编译器使用的是vcs2014版本。因为没权限修改SVP的代码,有什么办法让编译通过?

./run_usb_svt_uvm_basic_sys basic_additional_20_enumeration vcsvlog -w


Copying top.usb_20_serial.sv as top_test.sv
# rm -rf output logs coverage
# mkdir output logs coverage
# vcs -l ./logs/compile.log -q -Mdir=./output/csrc -ntb_opts uvm  -full64   -sverilog +define+UVM_DISABLE_AUTO_ITEM_RECORDING +define+UVM_PACKER_MAX_BYTES=24000 -unit_timescale=1ps/1ps       +warn=noFCDCI +define+SVT_UVM_TECHNOLOGY   +define+SYNOPSYS_SV   +incdir+/proj/soc707/wa/zqmao/usb_svt/src/sverilog/vcs +incdir+/proj/soc707/wa/zqmao/usb_svt/include/sverilog +incdir+/proj/soc707/wa/zqmao/usb_svt/src/verilog/vcs +incdir+/proj/soc707/wa/zqmao/usb_svt/include/verilog +incdir+/proj/soc707/wa/zqmao/usb_svt/examples/sverilog/usb_svt/tb_usb_svt_uvm_basic_sys/{.,../../env,../env,env,dut,hdl_interconnect,lib,tests}  -o ./output/simvcssvlog -f top_files -f hdl_files
Error-[ICVT] Illegal constraint variable type
/eda/synopsys/synopsys_VIP/vip/vip/svt/usb_svt/M-2017.06/sverilog/src/vcs/svt_usb_20_na_30_ss_transfer_system_virtual_sequence_collection.svp, 8807
svt_usb_uvm_pkg, "ep_cfg"
  The identifier 'ep_cfg' must be an integral type, an enum type, or of type
  'bit'.
  Change the type of the random variable 'ep_cfg' to an integral, bit, or enum
  type.

Error-[NYI-NIC] Null in constraints not yet implemented
/eda/synopsys/synopsys_VIP/vip/vip/svt/usb_svt/M-2017.06/sverilog/src/vcs/svt_usb_20_na_30_ss_transfer_system_virtual_sequence_collection.svp, 8807
svt_usb_uvm_pkg, "null"
  'null' was used in a constraint expression. This is not yet supported.
  Remove 'null' from the constraint expression.


1111111111.PNG
发表于 2019-12-27 23:04:21 | 显示全部楼层
2014 vcS太老,升级为2017以后的版本最好。。
 楼主| 发表于 2019-12-30 09:54:50 | 显示全部楼层


A1985 发表于 2019-12-27 23:04
2014 vcS太老,升级为2017以后的版本最好。。


[]$ which vcs
vcs:   aliased to /eda/synopsys/VCS-M-2017.03-SP1/bin/vcs
切换到2017还是相同结果。
发表于 2019-12-30 12:13:52 | 显示全部楼层
要么修改eda,要么修改约束,要么切ncsim等。try
 楼主| 发表于 2019-12-31 09:24:53 | 显示全部楼层


A1985 发表于 2019-12-30 12:13
要么修改eda,要么修改约束,要么切ncsim等。try


修改约束是可以的,私下尝试过,不过没有权限修改项目里库的代码,所以想找个方法避过。ncsim这工具没有。。。
发表于 2019-12-31 09:27:20 | 显示全部楼层
重载,覆盖约束,overide 。
 楼主| 发表于 2019-12-31 09:33:37 | 显示全部楼层
本帖最后由 wk05130 于 2019-12-31 09:36 编辑


A1985 发表于 2019-12-31 09:27
重载,覆盖约束,overide 。


是的,有想过类似方法,不过如果重载函数,VIP代码这块约束镶嵌到的函数很大很深,而且很多类似地方需要修改,工作量很大。加上VIP很多地方加密,对于结构不是很熟悉,如果改用type类型重载害怕会影响其他场景,用inst类型重载需要了解调用的层次结构。
发表于 2019-12-31 10:23:47 | 显示全部楼层
考虑吧这个约束null删除不可以?直接做到外面去?
 楼主| 发表于 2019-12-31 14:44:01 | 显示全部楼层


A1985 发表于 2019-12-31 10:23
考虑吧这个约束null删除不可以?直接做到外面去?


删除可以正常工作,不过相关代码没有权限修改,只有考虑在外面包一层通过重载方式修改,不过感觉有点麻烦。
发表于 2020-5-27 10:47:43 | 显示全部楼层
楼主,最近我也在搞新思的usb 3.0,我想问一下,怎么开启bulk stream传输啊,搞了好久了,总是不能控制来发prime包,能冒昧请楼主解答一下吗,谢谢
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