关于system verilog的automatic问题

静心聆听

最近遇到一个情况：
task function1(bit [31:0] dat[]);
        foreach(dat)begin
             bit [2:0]  offset = dat[2:0];
             .............
        end
endtask
这样书写就会报错说bit [2:0]  offset = dat[2:0];这一行的 i 是非法的，但是：

automatic task function1(bit [31:0] dat[]);

        foreach(dat)begin

             bit [2:0]  offset = dat[2:0];

             .............

        end

endtask

这样有没有问题了，不知道这是什么原因，请大神指点一下。(注：这个task是一个全局的，不在类里面)

A1985

贴代码~

静心聆听

A1985 发表于 2019-12-3 12:22
贴代码~

看不到代码吗？我不是写了吗？就是为啥加了automatic在那里用哪个 i 就没问题，没加就报非法,(foreach里面是dat i  打不出来不知道为啥)

静心聆听

A1985 发表于 2019-12-3 12:22
贴代码~

用图片试试吧

saipolo

哥来告诉你，   
task function1(bit [31:0] dat[]);
       foreach(dat[i])begin
            bit [2:0]  offset = dat[i][2:0];
       end
endtask
这个任务中，foreach的迭代索引变量 ”i“ 是自动变量，data[i][2:0]是由自动变量索引出来的一个数据。自动变量有个规定就是：声明于自动task或function中的变量对于域来说是本地的，其生命周期从这些task或function调用开始到这些task或function调用结束（引自赛宝龙所著的《IC验证工程师的口袋书》）。放到你这个例子中，自动索引变量 ”i“ 到foreach结束后就释放了，而变量 ”bit [2:0]  offset“是静态变量，因为task没有被声明为automatic，那么offset默认就是静态的，这样就有矛盾了，这与C语言中，一个指针指向的空间被释放了但继续使用该指针一样，可以编译通过，但是运行就会崩溃。SystemVerilog是高级语言，直接在编译阶段就禁止这种操作了。
如果你想编译通过，可以在task前面加上automatic，也可以使用 "automatic bit [2:0] offset = dat[i][2:0]"，这样task中所有的变量都被显式声明为automatic了。

安和

saipolo 发表于 2019-12-3 19:12
哥来告诉你，   
task function1(bit [31:0] dat[]);
       foreach(dat)begin

你好，你说的那本书的话在哪可以找到呢。

csgood

你这个主要是因为offset默认是static local variable，不能被automatic variable dat[i]初始化。

改成这样就行了。
task function1(bit [31:0] dat[]);
       foreach(dat[i])begin
            bit [2:0]  offset；
            offset = dat[i][2:0];
       end
endtask

A1985

楼上都解释了。。。