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查看: 4205|回复: 7

[讨论] 寄存器clk一直翻转,但D端为常值,功耗如何?

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发表于 2019-11-29 19:55:18 | 显示全部楼层 |阅读模式

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如题,在做低功耗的时候,通常要将clk进行gating,减少clk翻转从而降低功耗。

但是如果寄存器clk一直翻转,但D端为常值,功耗相比直接关掉clk,有多大区别?
应该是没有太大的区别的吧


发表于 2019-11-29 23:19:11 | 显示全部楼层
时钟走线。。。上面很多buff之类~~~~~
发表于 2019-11-30 08:39:43 | 显示全部楼层
时钟树占比的功耗越来也高,所以也很可观
发表于 2019-11-30 10:51:03 | 显示全部楼层
clock tree power is large than power in cell,if you use ptpx to analysis power,you will see clock power is more than 60 percent。
发表于 2019-12-1 09:10:34 | 显示全部楼层
AC 应该是对LOAD电容的充放电的功耗,直接取决Clk的频率
 楼主| 发表于 2019-12-5 10:49:04 | 显示全部楼层
nice answer,非常好的回答
发表于 2019-12-5 16:24:53 | 显示全部楼层
很大,看个ptpx就知道了,有没有gate对FF很重要。当然,fgcg在综合的时候工具可以自动加。
发表于 2023-5-4 18:22:33 | 显示全部楼层
switching power不会有影响,只会影响internal power
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