Verilog的赋值有什么用处，见下图

阳光夏向日葵

在下面代码中，我觉得add_cnt完全多余啊，为什么不直接用hsync，非要加一个赋值语句用add_cnt来代替hsync,请路过的大神指点迷津
always @(posedge pclk or negedge rst_n)begin
    if(!rst_n)begin
        cnt <= 0;
    end
    else if(add_cnt)begin
        if(end_cnt)
            cnt <= 0;
        else
            cnt <= cnt + 1;
    end
end
assign  add_cnt     =       hsync;      
assign  end_cnt     =       add_cnt && cnt == 3-1;  

jankong

我觉得是出于代码易读性和可维护性考虑。
add_cnt表示计数条件；end_cnt表示计满清零条件。
如果后面计数条件变化了，只需要以下语句：
assign add_cnt = hsync;
计数部分代码不用修改。

阳光夏向日葵

jankong 发表于 2019-11-26 15:37
我觉得是出于代码易读性和可维护性考虑。
add_cnt表示计数条件；end_cnt表示计满清零条件。
如果后面计数条 ...

谢谢您的指导，我觉得您说的有道理，源代码确实是需要根据实际情况再修改的

mabin99

这代码最后一句可读性也太差了，后面几个条件混在一起，什么也看不出来