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相比 die 的仿真，流程上的改动有三点 (1) .gsr 文件中增加一句 PACKAGE_SPICE_SUBCKT/xxx/yyy/zzz/aaa/bbb/top.ckt (2) 这里的 top.ckt 文件如下： .subcktREDHAWK_PKG pDIE_1 pDIE_7 VVDD_net pLGA_21 0 0.9v VVSS_net pLGA_22 0 0v XPKG_SPICE pDIE_1 pLGA_21 pDIE_7 pLGA_22 PKG_SPICE .ends .SUBCKT PKG_SPICE +DIE_1 LGA_21 +DIE_7 LGA_22 R1…… R2…. L1…. L2…. C1… L1… .EndS (3)修改 .ploc 文件如下： VDD_1 x1 y1 AP VDD pDIE_1 VDD_2 x2 y2 AP VDD pDIE_1 … … … … VDD_100 x100 y100 AP VDD pDIE_1 VSS_1 x101 y101 AP VSS pDIE_7 VSS_2 x102 y102 AP VSS pDIE_7 … … … … VSS_201 x201 y201 AP VSS pDIE_7 (2) 中的最后部分是具体的 package 的 RLC 参数； 除了以上三点之外，其余设置，和跑 die 的dynamic IR-Drop 时的设置都一致，但是跑完之后，发现 VSS 的结果还好，符合预期，但是 VDD 的压降好大，想请教下，流程上是否有问题？
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发表于 2019-11-21 08:51:10
