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[求助] 有没有老哥用过vcsmx混合仿真vhdl+verilog啊,遇到了一点问题

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发表于 2019-10-30 13:57:59 | 显示全部楼层 |阅读模式

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有没有老哥用过vcsmx混合仿真vhdl+verilog的,有一个synopsys_sim.setup文件是需要建立到仿真目录下然后设置查询路径和库映射的,这两步我都做了,但是第一步analysis vhdl文件的时候老是报错找不到自己定义的库中一个包,这是怎么回事啊 3d559812a2927204c22b76cdc5276e0.png
发表于 2019-10-30 18:59:23 | 显示全部楼层
要在Makefile中用vlogan编译这个库才能跑
vhdlan 库地址 -w 库的名字
此外部分vcs版本不支持,你试一下
 楼主| 发表于 2019-10-31 11:04:12 | 显示全部楼层


猫猫猫 发表于 2019-10-30 18:59
要在Makefile中用vlogan编译这个库才能跑
vhdlan 库地址 -w 库的名字
此外部分vcs版本不支持,你试一下 ...


哇老哥,实在太感谢了 好像真的可以,用vhdlan编译完之后是不是会在指定的库里生成一个vhdl.sdb的文件,难道就是这个文件起作用吗?
 楼主| 发表于 2019-10-31 16:32:47 | 显示全部楼层


猫猫猫 发表于 2019-10-30 18:59
要在Makefile中用vlogan编译这个库才能跑
vhdlan 库地址 -w 库的名字
此外部分vcs版本不支持,你试一下 ...


老哥,我照你的方法第一步analysis做了一下没报错,如图一,但是我第二步elaboration的时候报错 提示找不到mul_n这个设计模块,如图二(第一步我analysis了一个verilog tb和一个vhdl设计分别到两个库里。第二步根据文档所说只需要顶层模块所以我elaboration的是verilog 写的tb文件,里面例化了vhdl模块也就是mul_n,然后他报错提示找不到这个mul_n设计,是不是我第一步还是没成功啊。。。)

图二

图二

图一

图一
发表于 2019-10-31 20:15:15 | 显示全部楼层


小蒙同学 发表于 2019-10-31 16:32
老哥,我照你的方法第一步analysis做了一下没报错,如图一,但是我第二步elaboration的时候报错 提示找不 ...


你是这个路径没加对吧?要是vhdl编译出错应该会报找不到某个库吧
 楼主| 发表于 2019-10-31 22:26:50 | 显示全部楼层


猫猫猫 发表于 2019-10-31 20:15
你是这个路径没加对吧?要是vhdl编译出错应该会报找不到某个库吧


第二步 elaboration 只需要vcs -full64  VLOG mul_tb就可以了啊 (vcs顶层模块就可以) 也不需要加什么路径呀    您说的这个路径指什么啊?
 楼主| 发表于 2019-11-1 10:36:32 | 显示全部楼层


猫猫猫 发表于 2019-10-31 20:15
你是这个路径没加对吧?要是vhdl编译出错应该会报找不到某个库吧


现在我用vcs -full64  VHDL.mul_n elaboration设计顶层的时候他还是找不到这个模块,这不是第一步出现问题了吗,实在想不通
1572575560(1).jpg
发表于 2021-3-18 18:06:47 | 显示全部楼层


猫猫猫 发表于 2019-10-30 18:59
要在Makefile中用vlogan编译这个库才能跑
vhdlan 库地址 -w 库的名字
此外部分vcs版本不支持,你试一下 ...


vhdlan 库地址 -w 库的名字

请问这个能给一个具体的例子吗?好像 vcs 2016不支持
发表于 2022-4-12 11:33:28 | 显示全部楼层
老哥请问解决了吗,我也是一样的问题
发表于 2022-4-18 14:35:09 | 显示全部楼层


becky9411 发表于 2022-4-12 11:33
老哥请问解决了吗,我也是一样的问题


在第二步elaboration 把那个-full64 选项去掉!!!
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