Verilog-A如何实现“物理开关”

lwhlwh612 · 发表于 2019-10-29 15:47:42

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现在要用于控制Charge Pump输出通路的开断，因此在CP输出端口引入一个开关，但使用普通CMOS传输门无法达到要求。我想实现类似继电器一样的效果，开关闭合时，CP电流可以无损通过开关到后级；开关断开时，CP电流无法通过开关到后级，且后级电位变化不对开关前(CP输出端口)产生影响。

请问各方大佬：如何设计比较合理，且AMS仿真不报错？

quantus · 发表于 2019-10-29 17:48:34

`include "constants.vams"
`include "disciplines.vams"

module switch_va( IN, OUT, C, GND );

  inout  IN, OUT, C, GND;
  electrical  IN, OUT, C, GND;
  parameter vth = 0.75;
  integer closed;
  real cond;

  analog begin
closed = ( V( C, GND ) > vth ? 1 : 0 );
if ( closed )
   cond = 1.0;
else
   cond = 1.0e-9;
   I( IN, OUT ) <+ V( IN, OUT )*transition( cond, 0, 10p );
  end
endmodule

lwhlwh612 · 发表于 2019-10-30 11:19:14

quantus 发表于 2019-10-29 17:48
`include "constants.vams"
`include "disciplines.vams"

非常感谢，自己琢磨出来写法，但是开关闭合后，出现电流仅单向传输的问题，我先用用你的代码试试

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