capless ldo输出端esd保护

hhlunar

请教各位大牛！   ldo的输出不对外，也就是不封出去，输出带的都是core管，ldo输出和地之间要加clamp吗，好像不需要加，但是不知道怎么解释？？   如果对IO电源对地打正，core管会怎样？？？   上面的powermos和core串联在电源与地的通路上了 那是不是core管上叠个io管都不要考虑esd了？？

andyjackcao

请教各位大牛！
  ldo的输出不对外，也就是不封出去，输出带的都是core管，ldo输出和地之间要加clamp吗，好像不需要加，但是不知道怎么解释？？
  如果对IO电源对地打正，core管会怎样？？？
  上面的powermos和core串联在电源与地的通路上了 那是不是core管上叠个io管都不要考虑esd了？？


1），LDO输出（假定采用P管输出），是否采用到GND之间的ESD结构，取决于Core管能否被 ESD保护环路保护以及ESD设计SPEC。
        如果能判断出ESD保护环路能达到设计目的，并保护Core管，就可以不用加。
        如果不能判定/验证，就加

hhlunar

andyjackcao 发表于 2019-10-13 13:36
请教各位大牛！
  ldo的输出不对外，也就是不封出去，输出带的都是core管，ldo输出和地之间要加clamp吗， ...

非常感谢您的回答，我想的是电源对地打正的时候，io的clamp还未触发，这个时候，powermos和core管串联，core管的电压升高，sd发生击穿，由于上面叠着一个管子，击穿的core管阻抗很小，所以core管drain电压不会继续升高，core管不会发生损坏，io clamp被触发，电荷得到泄放。。。。。我这样分析对吗，还请指点！

andyjackcao

hhlunar 发表于 2019-10-14 19:39
非常感谢您的回答，我想的是电源对地打正的时候，io的clamp还未触发，这个时候，powermos和core管串联，c ...

-----我想的是电源对地打正的时候，io的clamp还未触发，这个时候，powermos和core管串联，core管的电压升高，

为什么一定升高？希望有电路图结合解释下，我不是特别清楚


-----sd发生击穿，
是指内部的Core器件吗？

------由于上面叠着一个管子，击穿的core管阻抗很小，所以core管drain电压不会继续升高，
Core器件已经击穿，为什么不会继续升高？需要仔细考虑


-----core管不会发生损坏，
为什么不会损坏，我还是不是特别清楚

io clamp被触发，电荷得到泄放。。。。。我这样分析对吗，还请指点！

hhlunar

andyjackcao 发表于 2019-10-14 21:39
-----我想的是电源对地打正的时候，io的clamp还未触发，这个时候，powermos和core管串联，core管的电压升 ...

先感谢您的回答


我的意思是对电源打正，VDDIO会往上升高，但未到达clamp的触发电压，这个时候powermos和core电路（以一个低压反相器举例）
这个时候power和反相器是串联的，pg的状态如果是低，powermos是导通状态，那么vx基本会等于VDDIO，core管的sd击穿应该发生在3Vclamp触发之前
这时候core管会坏吗,我不明白的是这个地方，或者我的分析是错的，还希望指点指点

andyjackcao

hhlunar 发表于 2019-10-15 10:00
先感谢您的回答

分析是对的

hhlunar

andyjackcao 发表于 2019-10-15 21:05
分析是对的

那powermos如果也是导通状态，那不是core要坏

andyjackcao

hhlunar 发表于 2019-10-17 20:07
那powermos如果也是导通状态，那不是core要坏

是这样的

nanke

hhlunar 发表于 2019-10-17 20:07
那powermos如果也是导通状态，那不是core要坏

楼主，你一楼的结论和后面的分析矛盾，感觉怪怪的。
问一下你怎么分析的？
（1）什么情况LDMOS会导通？，LDMOS栅极不是应该会通过CGS随VDDIO上升而上升吗？
（2）你最后得出的结论还是一楼那样吗
求教
再就是LDO出需要扎针测试的PAD，功率管需要SAB层画法吗？

ksj116

你这个LDO power mos应该比较大，length也不会是min length。而且应该会用IO MOS。只要layout design得当。完全不用考虑VX 的Device。因为VDDIO与GND 的power clamp就完全泄放了VDDIO的ESD。  powermos在ESD stress下，基本不会开启，楼上说的对，PMOS CGS就会clamp住pg。所以powerPMOS只会Junction BD 发生。