Simvision RTL功能仿真和综合后前仿，时序不对了。

max_1234 · 发表于 2019-8-22 10:41:13

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

图片中是，RTL仿真和门级仿真(无延时)的时序，麻烦大神们给分析一下，是不是仿真软件的原因造成的。

A1985 · 发表于 2019-8-22 13:38:54

没啥问题~~正常~语言对时序并行的理解，所以加驱动最好加点延迟~

jacky_mx · 发表于 2019-8-22 14:10:18

data与clk是否是一个域？

max_1234 · 发表于 2019-8-22 14:19:44

jacky_mx 发表于 2019-8-22 14:10
data与clk是否是一个域？

是同一个时钟域的。DC的网表仿真(无无延时信息)，对外设的访问的时序，就出现第二张图的样子了。

max_1234 · 发表于 2019-8-22 14:24:05

A1985 发表于 2019-8-22 13:38
没啥问题~~正常~语言对时序并行的理解，所以加驱动最好加点延迟~

DC网表仿真，会经常出现这种问题吗？

jacky_mx · 发表于 2019-8-22 14:34:22

前仿加个加个时沿跑，DC网表没必要跑，做个FT就行，到时候跑个后仿

kka · 发表于 2019-8-24 08:51:11

1. 請問您是否有用formality比對過RTL 跟 netlist 呢?
2. 如果比對過後..功能相同....那就有可能是timing的問題....可以先用notiming check來跑看看

kk2009 · 发表于 2019-9-26 04:22:42

如果是不带sdf跑post sim，直接跑，肯定会出问题。在这种情况下加单位延时跑。
vcs我不熟悉，如果是ncverilog 需要加如下2个参数
+ncseq_udp_delay+1ns
+ncdelay_mode_zero

一个就是说组合逻辑delay为0，但是调用UDP的方式（fliplop/latch 等）需要加1ns的delay。

[求助] Simvision RTL功能仿真和综合后前仿，时序不对了。

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

站长推荐 /2