有人在cadence下面做过verilogA和hspice的混合仿真吗？

wowbigwolf · 发表于 2007-11-24 16:33:46

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hspice本身的文档太不清楚了，一直都没搞通过。

piao · 发表于 2007-11-28 22:39:49

你的问题是hspice部队？？？？

还是不知是用那个simulator???

wowbigwolf · 发表于 2007-11-29 10:11:08

我的问题是，我按照文档说明都一步步设好了。但是用cadence集成环境下的hspiceSVerilog混合仿真器仿的时候，老是报错说有器件没有划分。
我hspice版本是2005的，是不是不支持啊

fly6987 · 发表于 2007-11-29 11:22:14

要先生成config文件,然后调用模拟仿真环境进行.

wowbigwolf · 发表于 2007-12-2 14:02:17

出错信息提示好象是说需要定一个模拟和数字部分之间的接口连线。我使用verilogA写了一个理想的采保，后面是用电路搭的。没有数字部分啊？而且我也不知道如何定义这个什么接口连线。
另外，大家看我的模块划分对吗？

super_iml · 发表于 2008-5-30 15:12:27

这个是可以直接仿真的，如果你要是hspice+verilog的话，要注意生成config才行！

no4ing · 发表于 2009-1-20 10:29:00

Install Synopsys simIF.

fanbo46 · 发表于 2009-1-20 14:32:02

为什么要做混合仿真呢，做上一个不行吗？

renzhangqiang3 · 发表于 2009-1-21 20:55:27

这个一般都是直接按照analog的仿真的吧，simulator 选spectre直接设定analysis type

fallangel · 发表于 2009-3-29 20:01:32

candence平台需要安装另外一个工具LDV（Logic Design Verification), Cadence下选择仿真器 SpectreVerilog,
数字模块生成verilog的symbol，生成Config view，可以实现混合仿真。

总算有人回了。。。