【求助】请问闭环运放的过冲很大该怎么解决？

AdamLeeCN · 发表于 2019-8-13 20:36:55

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做了一个VDD为1.8V，闭环增益为-4，内部为折叠共源共栅结构的两级运放。在仿真时正端电平恒定，负端加1.4V-1.8V的阶跃信号，测得输出端过冲为100多mV，比想要的50mV大很多，请问各位过冲是什么原因造成的，有没有可能是运放的摆率不够导致的？

AdamLeeCN · 发表于 2019-8-13 20:41:35

设计时第二级电流为400uA，弥勒电容700fF，负载电容5pF，开环增益70+dB，开环GBW120+MHz，外部电阻为10kΩ量级，但是实际仿真时单位增益下摆率比计算的小很多，只有10V/us，请问这又是什么原因呢...

AdamLeeCN · 发表于 2019-8-14 09:19:59

有大佬在吗？

victor0o0 · 发表于 2019-8-14 09:48:56

相位裕度不够吧

AdamLeeCN · 发表于 2019-8-14 14:26:04

victor0o0 发表于 2019-8-14 09:48
相位裕度不够吧

你好，开环的相位裕度有70+，闭环后相位裕度50+，请问这样的话是偏小吗？会造成很大的过冲吗

acging · 发表于 2019-8-14 15:09:49

看起来slew rate不够，折叠运放结构本来就会有slew rate问题，你可以检查一下。

STSnow · 发表于 2019-8-14 19:09:40

拉扎维大佬，在书中讲过，可能是由于增益裕度不够引起的

AdamLeeCN · 发表于 2019-8-14 20:22:43

acging 发表于 2019-8-14 15:09
看起来slew rate不够，折叠运放结构本来就会有slew rate问题，你可以检查一下。 ...

你好。slewrate确实仿真结果与预计差距很大，根据书上的第一级尾电流/补偿电容和输出级电容/负载电容二者取最小的这个计算方法是够的，但是最后仿真时结果与计算差距非常大，不知道是什么原因导致的...请问过冲很大也与摆率相关是吗？

AdamLeeCN · 发表于 2019-8-14 20:23:55

STSnow 发表于 2019-8-14 19:09
拉扎维大佬，在书中讲过，可能是由于增益裕度不够引起的

你好，请问增益裕度该怎么理解呢？还请您解释一下

Kevin_Ming · 发表于 2023-9-12 09:15:15

您好，请问问题解决了吗？想请问一下怎么可以改善？

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