运放尾电流源处于深线性区的坏处

nanke

求助帖
尾电流源阻抗高可以提高运放CMRR，但对于输入确定的运放，如LDO，还会带来什么坏处呢？其它坏处有电流误差大，带来带宽变化。但即使ss corner电流源 vds<<vdsat，从目前的仿真也看不出太大的影响。

acging

loop gain和带宽都会下降吧？负载变化这种tran的动态仿真都没影响吗？

nanke

   

acging 发表于 2019-7-30 10:21
loop gain和带宽都会下降吧？负载变化这种tran的动态仿真都没影响吗？

没有，SS -40C  corner相比 TT 40C corner反而表现更好。

尽管SS -40C  corner， vth更大，导致nmos输入EA尾电流源vds<<vdsat，使EA电流只有TT的50%，但由于迁移率提高？导致性能看起来也不比TT差。


图没法贴，贴一下数据。


TT  40C  :  dc loop gain= 66 dB    loop BW= 25.3M   PM=73  
  1mA负载变化带来 800uV/mA, p-p值 7mV
SS  -40C :  dc loop gain= 68 dB    loop BW=26.4M  PM =70     
  1mA负载变化带来550uV/mA, p-p值  9mV

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抱歉上面数据有误，是我采用了cascode电流镜使EA电流和TT接近的仿真结果

不使用cascode，EA电流只有TT的50%，仿真结果是
loopbandwidth ss -40C为 17.5M  tt 40C为 23.8M

nanke

除功率管和EA尾电流源外，其余均处于饱和状态 （vds-vdsat>50mV）

准备看看线性区电流镜mismatch

victor0o0

PSRR也有影响的吧

z1314007

类似于用电阻代替尾电流源了

vannylee

楼主现在有答案了吗？我也遇到这个问题了

fcm5658779

SS 125℃试过了么？尾电流源处于深线性区，在高温下，或者一些极端的MC下，可能导致电流不足，工作点偏差很大，进而影响注入SR和THD这些性能。不过如果是LDO的话，输入没有很大摆幅，应该影响不大，但是PSRR就不好了。

hebut_wolf

lz 我在0.9V的 vdd下也常用线性区的尾电流，确实仿真没发现啥问题。
不过仔细想来，vss的psr会变差，如果对noise很敏感的电路，还是不能用。psr的影响，在大型电路系统中不太好测试。