vivado中寄存器定义的位置不同综合会报错

Crystal2015 · 发表于 2019-7-23 14:53:42

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verilog顶层模块中调用了两个子模块，这两个子模块共同使用了三个寄存器，这三个寄存器在顶层模块中定义的位置在这两个模块调用的代码中间，vivado会报错；
而如果这三个寄存器在顶层模块中定义的位置在这两个模块调用的代码之前的话，vivado不会报错，这是什么原因呢？？
按理说这个寄存器的定义不管在哪个位置，应该是没影响的。。。。。
求大神解答

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