parameter 二维数组讨论

zsy5460 · 发表于 2019-6-20 16:27:09

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verilog 中定义一个parameter rc[0:63][0:15] 即rc是一个64行每行16列的二维数组，每个数据16bit；
那么可以向下面这样使用嘛？

wire  [15:0]  a ；

wire  [7:0] b ;
wire  [3:0] c ;

assign a = rc[b] [c] ;

感觉这样是有问题的？那个大神指导一下多谢

asic_service · 发表于 2019-6-20 18:51:12

直接modelsim编码，DC/Vivado综合就知道了。

zsy5460 · 发表于 2019-6-21 15:52:24

已经解决了多谢

zsy5460 · 发表于 2019-6-26 17:38:13

为啥不能删除已经发的帖子？

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