算法的迭代的硬件实现与所需时钟数的关系

JetPeng

在软件的算法用FPGA实现的过程中，对一组M维向量实现N次迭代到得终值，本菜鸟的直觉反应是对M个寄存器（对应M维向量）进行N个CLK的迭代（每个CLK的上升沿迭代操作一次）。但是问题夫人解决要求我们用少于N个CLK实现，请问有什么思路吗？

snq31418

展开循环，然后考虑迭代之间的数据依赖性，采用并行或者流水。

lhw123

可以考虑负沿设计，反正FPGA上，想怎么弄就怎么弄。

JetPeng

lhw123 发表于 2019-6-11 14:34
可以考虑负沿设计，反正FPGA上，想怎么弄就怎么弄。

无法利用双边沿对同一个寄存器进行驱动啊

JetPeng

snq31418 发表于 2019-6-11 14:13
展开循环，然后考虑迭代之间的数据依赖性，采用并行或者流水。

流水线不是会增加时钟的数量的吗？

masaka_xlw

根据你描述，N次迭代可以描述为Y= f(N)= f(f(N-1)) = ..... = f(f(f....f(1))) =  f(f(f....f(f(0)))).  FPGA一般只考虑posedge。 根据你每次迭代所需要的date path delay和 input/output delay (FPGA上更好估计) ，再根据你clk除去uncertainty之外的周期长度，得到每一级最多塞进几个迭代，比如3个，那么最终你可以用大约3倍的FPGA资源实现N/3 个clk 内得到结果。

snq31418

JetPeng 发表于 2019-6-11 21:12
流水线不是会增加时钟的数量的吗？

流水之后，电路可以不断地处理新数据，而不用等待上一次的结束。

假设电路的latency是10个clock cycle。如果不流水，10个cycle处理1组数据；如果流水，20个cycle可以处理10组数据。

流水之后，电路吞吐率提高。