二分频电路没有reset可以吗

letthefoxrush · 发表于 2019-6-9 22:05:57

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需要设计一个没有复位端的分频电路，代码如下always (posedge clk)
clk_div <= !clk_div;

由于没有复位端，仿真时会force clk_div一个初值，那么请问实际芯片可以工作吗？请大神帮忙确认。跪谢！

IC.Michael · 发表于 2019-6-10 09:14:40

实际芯片的时钟不是这么来的吧。

orlye · 发表于 2019-6-10 10:36:42

可以鸭。但是这样分频的时钟的相位是随机的。不care这个问题的话就可以。

yanhong_ic · 发表于 2019-6-10 11:31:43

楼上正解

YYFFLLMMNN · 发表于 2019-6-12 14:41:49

这样做也行。
但是时钟分频，你这个clk_div寄存器出来的作为时钟使能信号更好，网上很多例子。
至于没有默认值，不是好习惯。
另外，对于一款特定的芯片来说，这个程序跑起来之后，时钟的相位也是固定的。
因为目前主流的FPGA芯片上电之后的寄存器的默认值要么是0，要么是1，是已知的。

elone · 发表于 2019-6-12 15:44:57

完全没问题

wang09123 · 发表于 2019-6-12 23:14:28

没啥问题，你这个只要综合时候指定时钟了，就可以的，实际芯片不会有X态，只是不确定初始值为多少，不关心这个问题就没有问题。
而且你前仿可以加force，但是后仿会有不定态，这个时钟下面的逻辑会挂掉哦。

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