时钟切换

Tsuh2017 · 发表于 2019-6-7 15:47:30

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本帖最后由 Tsuh2017 于 2019-6-10 14:15 编辑

我在贴吧里面看到的这篇文章（https://www.eetimes.com/document.asp?doc_id=1202359#），貌似是解决两个时钟频率切换问题的，我仿真了文章中Figure.2的电路图：

下面是仿真的波形（clk0-CLK0，clk1-CLK1，sel-SELECT，clk_out-OUT CLOCK）：

当仿真时长小于200ns时，两个频率切换是没问题的，但是在仿真时长为230ns-300ns之间，输出波形一直处于低电平，我分析了下电路图，波形的输出结果似乎是合理的，那么在原文中，这个电路只是说解决毛刺的问题吗？还是说我理解错误了呢？
换句话说，我觉得想要得到的结果应该是这样的：

仿真的结果是这样的：

两个图的不同点在于频率切换的地方低电平持续的时间长短，是我没有理解原文的意思吗？还是说我的仿真出了问题呢？

xiaojia102003 · 发表于 2019-6-13 17:47:45

这个电路只能切换同步不同频率的时钟，文章里面写的很清楚，异步时钟切换需要两级DFF同步，别搞错了

。

Tsuh2017 · 发表于 2019-6-10 15:23:30

有没有大神帮忙解答一下？

wang09123 · 发表于 2019-6-10 22:25:55

我怎么感觉没有什么问题呢

Tsuh2017 · 发表于 2019-6-11 09:57:18

本帖最后由 Tsuh2017 于 2019-6-11 09:58 编辑

wang09123 发表于 2019-6-10 22:25
我怎么感觉没有什么问题呢

我不知道我的问题表述清楚了没有？我是想两个频率时钟切换的过渡区长度有没有要求？过渡区的长度是否必须要是半个周期长呢？如果无视这点的话，是没有问题的。

sutaotao2001 · 发表于 2019-6-11 10:16:46

这个是典型的异步logic设计，在FPGA设计最好用同步逻辑设计。这个异步设计会因延时变化导致结果不可预测。

cafodm · 发表于 2019-6-11 15:31:03

SELECT 信号转换到CLK1使能时，如果DFF1输入如果是0的话，输出会多持续一个CLK1周期的0，看你仿真SELECT 是和CLK1的上升沿对齐的。原图的SELECT 信号切换并不是和任一时钟沿对齐。从我的理解，这个电路确实只是消除毛刺，过渡区的长短和SELECT信号与时钟信号相关，并不保证半个周期长。

sme-ic · 发表于 2019-6-11 17:20:26

Tsuh2017 发表于 2019-6-11 09:57
我不知道我的问题表述清楚了没有？我是想两个频率时钟切换的过渡区长度有没有要求？过渡区的长度是否必须 ...

这种设计就是这样的，过渡区长度不可控，但这个一般应用不会存在问题。

工大鱼肉 · 发表于 2019-6-12 15:17:34

个人觉得没啥问题，波形和你想的不一样，可能是仿真器对异步信号和时钟处理的规则上，和你理解不一样。但不不能说是错误的

wang09123 · 发表于 2019-6-12 23:09:29

这个电路没有问题的，在做STA的时候会分析这个路径的，时序只要收住就没有问题，D触发器没有复位端，建议加个复位

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