28/40nm工程lot投片细节求助~~~~

lijie5992373 · 发表于 2019-5-30 09:24:11

请请问下诸位大佬，设计公司最开始投的工程lot，device corner condition是怎样，基于什么原因定的这些condition，如下是我自己的理解：
1. 3pcs TT condition qual lot，1pcs CP debug，2pcs for qual.
2. +/- 3sigma FF/SS corner wafer for 验证.
3. Small corner 1~2sigma的wafer，这部分是必要的吗？后面可靠性只需要qual. TT wafer 还是small corner也需要qual过?
4. IO Corner/SRAM Corner/Core corner，这些是必要的吗？
以上，请诸位查缺补漏，有问题指出，谢谢！！！！

lijie5992373 · 发表于 2019-6-5 11:06:15

忽略把

水泥匠 · 发表于 2019-5-30 09:24:12

不是很了解。不过Device corner condition ：应该是包含一些 key process stage 的 corner split EXP，要看客户对device的需求吧

lijie5992373 · 发表于 2019-5-30 09:44:44

哇，大佬们都很忙吗

JHX_SMICS · 发表于 2019-8-12 10:53:56

有的还需要做电阻的corner，比如55会做PPOSAB_Rs的split。

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